《EDA技术》补考试卷.docVIP

《 EDA技术与VHDL》考试试题 1、用VHDL语言描述8位三态缓冲器（10分） 2、设计一个具有同步使能、异步复位的十进制加法计数器（14分） 3、看下面原理图，写出相应的VHDL描述。（18分） 4、试采用下面方法描述四选一数据选择器.（14） a 用case 语句。 用when else 语句。 c 用 语句。ENTITY halfsub IS PORT A,B:IN BIT; s0,C0:OUT BIT ;END halfsub;ARCHITECTURE halfsub_arc OF halfsub IS BEGIN PROCESS A,B BEGIN s0 A XOR B ; C 0 NOT A AND B ; END PROCESS;END halfsub_arc; ENTITY fullsub IS PORT a,b,C_IN:IN std_logic; s,C_OUT:OUT std_logic ;?? END fullsub;?? ARCHITECTURE fullsub_arc OF fullsub IS SIGNAL x,y,z: std_logic; COMPONENT halfsub PORT A,B:IN BIT; s,C:OUT BIT ; END COMPONENT; COMPONENT orgate PORT A1,B1:IN BIT; O1:OUT BIT ; END COMPONENT; BEGIN U0:halfsub PORT MAP a,b,temp_T,temp_c1 ; U1:halfsub PORT MAP temp_T,C_IN,FT,temp_c2 ; U2:orgate PORT MAP temp_c1,temp_c2,C_OUT ;? END fullsub_arc; 6、设计一个有限状态机，输入端和输出分别为X和Y，时钟信号为CLK，有4个状态：k0,k1,k2和k3。状态机的工作方式为：当X 0时，随CLK向下状态转换；当X 1时，保持原状态。当处于k0,k1状态时，Y输出为1；当处于k2,k3状态时，Y输出为0。 24分） 1 画出状态图（10分） 2 用VHDL描述该状态机（14分） 2