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课程设计任务书 题 目 基于FPGA的6*6串行乘法器设计 起讫日期 　　　　　　　　　　　　　　　　 学生姓名 专业班级 通信工程 所在院系　　 电气信息学院 　 指导教师 职称 所在单位 通信工程教研室 任务及要求：　 1.设计内容和要求（包括设计内容、主要指标与技术参数） 设计内容：设计一个6*6串行乘法器 设计要求： (1)设计语言为Verilog，仿真软件为ISE自带仿真软件iSIM； (2)该设计不要求下载到硬件开发板上，只需给出仿真波形图，但要求能够从波形图中看出实现了乘法运算 2.原始依据 本设计要求学生应用Xilinx FPGA设计一个6*6串行乘法器，通过设计能够让学生进一步掌握FPGA的基本开发流程，同时提高时序设计能力，学生已学习过EDA课程，掌握硬件描述语言基本知识，通过本次设计可进一步提高学生的动手能力，加强理论联系实际的能力。 3.进度计划 3.4-3.8 查阅相关资料，掌握FPGA基本知识。 3.11-3.15 应用Verilog语言进行程序开发，设计调试。 3.18-3.22 调试验收，撰写专业课程实践训练报告。 4.参考文献 [1] 夏宇闻. Verilog数字系统设计教程[M]. 北京：北京航空航天大学出版社，2008. [2] Snair Palnitkar(美). VerilogHDL数字设计与综合. 夏宇闻等译.（第二版）[M].北京:电子工业出版社，2009. [3] Xilinx. UG230 [Z/OL]. 指导教师签字： 教研室主任签字： 　　　　　　　　　　　　　　　　　　　　 目录 摘要： 4 关键词 4 一：FPGA 4 1.1名称 4 1.2背景 4 1.3工作原理 4 1.4芯片结构 5 二：Verilog HDL 5 2.1verilog hdl名称 5 2.2verilog hdl用途 5 2.3 Ve r i l o g硬件描述语言的主要能力 6 三：Spartan3E 7 四：乘法器 8 4.1什么是乘法器 8 4.2实现乘法器的方法 8 4.3 6*6串行乘法器的设计思路 8 4.4 6*6乘法器程序代码 9 4.5 6*6乘法器设计仿真图 11 4.6结果分析 11 四：总结 12 参考文献 12 基于FPGA的6*6的乘法器的设计 摘要：乘法器是众多数字系统中的基本模块从原理上来说属于组合逻辑范畴，但从工程设计上来说，它往往会利用时序逻辑的方法来实现，属于时序逻辑范畴，本文设计了基于FPGA的6*6无符号数串行乘法器的设计。 关键词：FPGA Verilog HDL Spartan3E 串行乘法器 程序 一：FPGA 1.1名称 FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 1.2背景 以硬件描述语言（Verilog?或?VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC?设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其他更加完整的记忆块。 系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。 FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，但是功耗较低。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。另外一种方法是用CPLD（复杂可编程逻辑器件备）。 1.3工作原理 FPGA采用了逻辑单元阵