基于CPLD的64位乘法运算器的设计.docVIP

基于CPLD的64位乘法运算器的设计 　　【摘 要】提出了一种由64位加法器构成的以时序逻辑方式设计的64位宽位乘法器，此乘法器比纯组合逻辑构成的乘法占用硬件资源少，结构简单，基于VHDL语音模块化的设计，有利于器件的升级与位数扩充具有一定的实用价值。 　　【关键词】CPLD；乘法器；运算器件 　　0 引言 　　纯组合逻辑构成的乘法器虽然工作速度比较快，但占用硬件资源多，难以实现宽位乘法器，而基于CPLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用。这里介绍由64位加法器构成的以时序逻辑方式设计的64位乘法器，此乘法器具有一定的实用价值。其乘法原理是：乘法通过逐项位移相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次和相加；若为0，左移后以全零相加，直至被乘数的最高位。 　　ACCDK是乘法运算控制电路，它的KAIS（可锁定于引脚I/O 49）信号的上跳沿与高电平有两个功能，即64位寄存器清零和被乘数A[63..0]向移位寄存器SREG8B加载；它的低电平则作为乘法使能信号。乘法时钟信号从ACCDK的CLK输入。当被乘数加载于8位右移寄存器YYJCQ后，随着每一时钟节拍，最低位在前，由低位至高位逐位移出。当为1时，与门YUMRN打开，64位乘数B[63..0]在同一节拍进入8位加法器，与上一次锁存在64位锁存器REG16B中的高64位进行相加，其和在下一时钟节拍的上升沿被锁进此锁存器。而当被乘数移出位为0时，与门全零输出。如此往复，直至8个时钟脉冲后，由ARICTL的控制，乘法运算过程自动中止。ACCDKD输出高电平，以此可点亮一发光管，以示乘法结束。此时JCQI64的输出值即为最后乘积。 　　1 各个模块的 VHDL源程序 　　1.1 选通与门模块的源程序ANDARITH.VHD 　　LIBRARY IEEE； 　　USE IEEE.STD_LOGIC_1164.ALL； ENTITY ANDARITH IS PORT （ABIN：IN STD_LOGIC； DIN：IN STD_LOGIC_VECTOR （63 DOWNTO 0） DOUT：OUT STD_LOGIC_VECTOR （63 DOWNTO 0））； END ANDARITH； ARCHITECTURE ART OF ANDARITH IS BEGIN PROCESS （ABIN，DIN） BEGIN FOR I IN 0 TO 64 LOOP DOUT （I）=DIN （I）AND ABIN； END LOOP； END PROCESS； END ART； 　　1.2 64位锁存器的源程序REG16B.VHD 　　LIBRARY IEEE； 　　USE IEEE.STD_LOGIC_1164.ALL；ENTITY REG16B IS PORT （CLK：IN STD_LOGIC； CLR：IN STD_LOGIC； D：IN STD_LOGIC_VECTOR （63 DOWNTO 0） Q：OUT STD_LOGIC_VECTOR（15 DOWNTO 0））； END REG16B；ARCHITECTURE ART OF REG16B ISIGNAL R16S：STD_LOGIC_VECTOR（15 DOWNTO 0）； BEGINPROCESS （CLK，CLR） BEGIN IF CLR =’1’ THEN R16S= 0000000000000000； ELSIF CLK’EVENT AND CLK = ’1’ THEN R16S（6 DOWNTO 0）=R16S（64 DOWNTO 1）； R16S（15 DOWNTO 64）=D； END IFEND PROCESS Q=R16S； END ART； 　　1.3 64位右移寄存器的源程序SREG8B.VHD 　　LIBRARY IEEE； 　　USE IEEE.STD_LOGIC_1164.ALL； ENTITY SREG8B ISPORT （CLK：IN STD_LOGIC； LOAD ：IN STD _LOGIC BIN：IN STD_LOGIC_VECTOR6364DOWNTO 0）； QB：OUT STD_LOGIC ）； END SREG8B； ARCHITECTURE ART OF SREG8B IS SIGNAL REG8B：STD_LOGIC_VECTOR（63 DOWNTO 0）； BEGINPROCESS （CLK，LOAD） BEGIN IF CLK’EVENT AND CLK= ’1’ THENIF LOAD = ’1’ THEN REG8=DIN； ELSE REG8（6 DOWNTO0）=REG8（64 D