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基于Cadence的DDR源同步时序仿真研究 　　摘要： 以DDR高速总线为例，通过对DDR源同步时序的分析，以此提供一个高速PCB设计中高速总线时序完整的分析方法，从而使设计中的高速总线频率达到真正高速度和大的时序裕量。在此创新地在时序分析过程打破纯粹的理论公式推导，结合仿真分析软件，采用理论计算和仿真图形相结合的方法，使时序分析变得更加简化和直观。这种分析方法在其他高速总线分析中也得到广泛应用，并在实践中得到有效验证。 　　关键词： 时序完整性； 建立时间； 保持时间； 飞行时间； 缓冲延时 　　中图分类号： TN710#8259;34 文献标识码： A文章编号： 1004#8259;373X（2014）08#8259;0075#8259;04 　　Research of DDR source synchronization time#8259;sequence simulation based on Cadence 　　TANG Wan#8259;ming， FAN Chao#8259;yuan 　　（Chongqing Jinmei Communication Co.，Ltd.， Chongqing 400030， China） 　　Abstract：Taking high#8259;speed DDR bus as an example， a complete time#8259;sequence analysis method about high#8259;speed bus in high#8259;speed PCB design is proposed according to the DDR source synchronization time#8259;sequence analysis to enable the frequency of high#8259;speed bus in design to achieve really high#8259;speed and large time#8259;sequence margin. The innovation of this paper lies in the time#8259;sequence analysis process， which breaks the purely theoretical formula derivation and makes time#8259;sequence analysis become more simple and intuitive by combining with simulation analysis software and adopting the method of combining theoretical calculation with simulation graphics. This analysis method has been widely used and well proven in practice in other high#8259;speed bus analyses. 　　Keywords： time#8259;sequence integrity； setup time； hold time； flight time； buffer delay 　　在高速PCB设计中，从广义的角度来看，信号完整性包括时序完整性，时序分析是信号完整性分析中最为复杂的部分[1]。当然，根据时序完整性本身的特征及其复杂性，有时把时序完整性分析和信号完整性独立开来。 　　信号完整性：信号完整性主要研究PCB走线的拓扑结构、PCB走线的延时和上升时间的关系、信号的端接方式、反射和串扰等，由这些因素引起的信号在接收端的质量发生了变化。也就是说它研究的是单个网络的信号质量问题。 　　时序完整性：主要研究的是与时钟信号相关的网络[2]，尤其是一些高速总线如DDR总线、QDR总线、PCI总线、MII总线。在这些总线中，数据信号与时钟信号、地址信号与时钟信号必须满足一定的时延关系才能正确稳定的读/写数据。分析时序的手段仍然是借助仿真工具，结合时序理论公式，从而计算出总线上各个网络的长度要求。换句话说，时序完整性研究的是时钟信号和数据、时钟信号与地址之间的时延关系。信号完整性分析已经较为广泛，但对时序的深入研究并不多见。本文主要是针对时序完整性中的源同步时序进行简要分析，以DDR总线为典型例子阐述时序分析的过程。 　　1时序理论基础 　　时序参数如下[3]： 　　（1） 建立时间（Setup Time）：时钟沿有效时，要求数据已经存在一段时间，这就是器件