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基于DSP+FPGA的嵌入式图像处理系统设计 　　摘 要： 为满足数据量大、算法复杂度高的应用需求，使用高性能DSP完成复杂图像算法处理，FPGA作为协处理器，完成图像采集、存储和显示等功能，构建了一种高性能的嵌入式图像处理系统。DSP和FPGA通过EMIF接口实现了高速无缝互联。采用三重缓冲读写机制解决了采集和显示的异步时钟域问题及算法处理时间不确定的问题。介绍了基于BIOS和NDK开发的C6455软件流程，展示了该系统图像处理算法运行周期的统计结果。该系统运行稳定可靠，具有较高的实用价值。 　　关键词： 嵌入式图像处理系统； DSP； FPGA； 三重缓冲； 异步时钟域 　　中图分类号： TN911.73?34； TP391.4 文献标识码： A 文章编号： 1004?373X（2014）20?0095?04 　　Design of embedded image processing system based on DSP+FPGA architecture 　　LI Pei?bin， HUANG Ying， ZHAO Yu?ting 　　（First Research Institute of the Ministry of Public Security， Beijing 102200， China） 　　Abstract： To meet the application requirements of large amount of data and complex image processing， a high?performance embedded image processing system based on DSP + FPGA Architecture was established， in which high?performance DSP is used to realize complex image algorithm processing， and FPGA is adopted as a coprocessor to implement image acquisition， storage， display， etc. A high?speed seamless interconnection between DSP to FPGA is implemented through EMIF interface. The problems of asynchronous clock domain between image acquisition and display， and algorithm processing time uncertainty were solved by means of triple buffering read?write mechanism. The C6455 software flow developed on the basis of BIOS and NDK is introduced. The statistical results of the image processing algorithm execution cycles of this system have been demonstrated. This system is stable and reliable， and has high practical value. 　　Keyword： embedded image processing system； digital signal processor； field programmable gate array； triple buffering； asynchronous clock domain 　　0 引 言 　　伴随着图像处理技术的快速发展，图像处理系统的性能需求也在不断提高，特别是在实时性上的要求[1]。基于PC或者工作站的图像处理系统，常常不是一个可行的选择[2]，原因如下：应用对处理时间要求苛刻；CCD摄像机数据量太大。另外，这类系统的资源有效利用率较低，体积大而笨重，功耗高，不适合便携式应用场合[3]。 　　DSP是一种基于指令和代码的流水线处理器，具有强大的数据处理能力和较高的运行速度，采用C/C++或者线性汇编语言编程，可以支持复杂的算法处理[4]，而FPGA则属于真正的并行架构[5]，不同的处理操作无需竞争相同的资源，每个处理任务都可以不受其他逻辑块的影响自主运行，因此FPGA具有强大的并行处理能力，其现场可编程的属性也带来了更大的灵活性，但是，FPGA不擅长复杂的算法