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FPGA开发工 功能仿真 时序仿真（回注） 原理图输入 模拟电路 文本的入门级 验证 FPGAs EPLDs 地图，地点和路线 分区，地图，与互连 图1.基本的FPGA / EPLD设计方法包括三个步骤：进入，实施和验证。 1.设计项目 进入FPGA设计方法，包括原理图（使用基于图形的原理图编辑器）和行为的项目（需要FPGA“钳工” - 设备专用工具，优化的逻辑，以适应目标FPGA架构）。对于高密度FPGA设计，门级的入门工具往往是繁琐，使用逻辑综合和高层次的描述语言（高密度脂蛋白），如VHDL或Verilog-HDL，可以提高设计师的生产力。然而，自顶向下的，高密度脂蛋白胆固醇的基于设计方法是有用的，必须是有效的合成工具生产的门级设计优化的目标技术。在有限的风扇，基于查找表的架构，如Xilinx的FPGA优化算法比基于代数算法，用于门阵列是显着不同的。在这方面，为FPGA逻辑合成仍然是一个新兴的技术。 大多数的FPGA开发系统支持分层设计输入的，这些开发系统可以结合层次所指定的元素与多种设计输入工具，使每个部分的设计最便捷的输入方法。 能够方便地移植到不同的设备架构的设计提供了系统设计的几个优点：在开发周期的要求，更好地界定时，可以推迟，直到后来的技术选择，设计迁移，以减少产品的生命周期内的成本（如从FPGA迁移到门阵列），简化和部分设计很容易地重新使用在未来的产品，即使这些产品使用不同的技术。理想的情况下，新产品的发展应该是能够充分利用最新的设备和技术，而无需重复以前的开发力度，重新使用以前设计的行之有效的部分。 在过去，用户常常不得不在设计输入阶段的开始，在设计过程中，作为第一步，使该技术的决定（例如，选择之间的EPLD和FPGA架构）。两个最近的事态发展改变了这样的场景：优化的可编程逻辑架构的设计合成工具的出现和发展的“普遍性”原理图库，支持多种设备架构。的设计可以在HDL描述的技术，透明，依靠综合编译器自动的逻辑映射到目标技术。新的XACT TM5.0开发系统从赛灵思典型的“联合图书馆”的发展，“便携”的原理图库中的重大进步。Xilinx器件系列两个或更多个的共同所有的原语和宏的名称和外观是一致的。因此，设计从一个到另一个家庭的迁移需要只编译目标的变化和，如果需要的话，在设计中使用的任何家庭特定符号的编辑。 2系统设计与实现 输入设计后，实施工具，逻辑映射到目标FPGA架构的资源，确定一个最佳位置的逻辑，选择的路由通道，连接的逻辑和I/ O模块，设计实现工具的应用，自动化程度高，这些任务，这些工具通常每个FPGA架构是唯一的，但应该有一个平滑的接口配角的输入和验证工具。 Xilinx的自动执行工具的脸谱在这一领域取得的进展。的自动设计编译工具，XMAKE，检索设计的输入文件并执行所有必要的步骤来创建FPGA配置程序：转换的输入文件的Xilinx的网表格式（XNF），合并在一起的层次化设计的元素，删除未使用的逻辑，映射的设计到FPGA的逻辑资源，将路由逻辑和I / O模块，并生成配置程序。 自动化的分区，地点，和路由算法是时序驱动，即，在应用程序内的信号路径的时序分析期间执行的放置和路由的设计。用户可以指定沿整个路径的性能要求在FPGA设计中（而不是传统的方法分配“净临界”个人网），和实施计划使用这些信息来指导的布局和布线过程。（可选）用户指定的信息可以被指定为分区，布局和布线的设计输入过程中的一部分（通常情况下，在原理图）。可以大大受益于熟悉的设计师的大型门阵列技术的基本布局规划的实施，高度结构化的设计。 3设计验证准则 通常是通过在电路测试，仿真和静态时序分析相结合的FPGA设计验证（测试）。用户可编程的FPGA的可立即在目标应用程序设计进行测试。然而，由于设计的密度和复杂性的增加，数量的电路路径，可能有定时问题的增加，和时序仿真成为一个宝贵的工具。为了支持时序仿真，FPGA实现工具包括定时计算器，以确定布局后的时序实现的设计，包括实际的路由路径的延迟。这一信息被标注成门级库的完整的时序仿真。为了更好的管理日益增加的设计复杂性，越来越多的用户采用板级和系统级仿真跨越多种设备类型，除了对自己的每一个FPGA模拟。另外，静态时序分析仪检查的设计的逻辑和时序沿信号路径的计算性能，识别可能的竞争条件，检测设置和保持时间违规，而不需要用户产生的输入的刺激模式或测试向量。但是，大多数用户完全同步的设计只限制了使用静态时序分析的技术是难以准确地适用于异步电路。 4.框架和工具整合 典型的FPGA开发环境，包括通用的设计工具和架构的具体实施工具的组合。在理想的情况下，这些工具被塑造成一个集成的，易于使用的开发环境。大多数FPGA供应商提供自己的设计管理软件。然而，更紧密集成的工具集。例如，Viewlogic系统，