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EDA实训项目数字式电子时钟 实训目的 掌握可编程逻辑器件的基本原理及利用EDA开发工具QuartusII进行可编程逻辑器件设计的方法 掌握用CPLD/FPGA进行计数器、译码器及LED动态扫描显示驱动电路设计的方法 熟练掌握可编程逻辑器件的层次化设计方法 掌握混合设计方法 掌握利用QuartusII进行软件仿真及对可编程逻辑器件进行硬件下载的方法 实施步骤 1、根据系统设计要求，采用自顶向下设计方法，由秒计数模块、分计数模块、时计数模块、整点报时模块、动态扫描显示模块和 7 段译码模块六部分组成。画出系统的原理框图，并说明系统中各主要组成部分的功能。 2、选用Quartus II工具，运用VHDL编写各个模块的 VHDL 源程序。 3、根据选用的软件编译、仿真各底层模块文件。 4、根据选用的软件及选用的硬件芯片编好用于硬件验证的管脚锁定文件。 5、记录系统仿真、硬件测试结果。 6、记录实验过程中出现的问题及解决办法。 硬件要求 主芯片 Altera EP1K30QC208-2； 6位七段共阳极数码管动态扫描显示； 三个按键开关（复位，调小时，调分钟）； 时钟利用开发板现成时钟源； 利用开发板电源。 四．相关知识点 基本I/O口 输入端： CLK-时钟频率输入口 RESET-复位端 SETMIN-分钟调节端 SETHOUR-小时调节端 输出端： SPEAK-蜂鸣器输出端 LAMP-外接LED输出端 sel-选择端输出 A,B,C,DE,F,G,dp-数码管显示输出端 signal carry_out1 : std_logic; signal carry_out2 : std_logic; begin p1: process(reset,clk) begin if reset=0 then count=0000; counter=0000; elsif(clkevent and clk=1) then if (counter5) then if (count=9) then count=0000; ②模块符号如图5.3所示。 图5.3 秒模块 ③仿真： 秒模块仿真如图5.4所示。 图5.4 秒模块仿真波形 signal carry_out2 : std_logic; begin p1: process(reset,clk) begin if reset=0 then count=0000; counter=0000; elsif(clkevent and clk=1) then if (counter5) then if (count=9) then count=0000; counter=counter + 1; else count=count+1; end if; carry_out1=0; else if (count=9) then count=0000; counter=0000; carry_out1=1; else count=count+1; carry_out1=0; end if; end if; end if; end process; p2: process(clk) Begin if(clkevent and clk=0) then if (counter=0) then if (count=0) then carry_out2=0; end if; else carry_out2=1; end if; end if; end process; daout(7 downto 4)=counter; daout(3 downto 0)=count; enhour=(carry_out1 and carry_out2) or sethour; end behav; ②模块符号如图5.5所示。 图5.5 分模块符号 begin if reset=0 then count=0000; counter=0000; elsif(clkevent and clk=1) then if (counter2) then if (count=9)