实验九十组合逻辑电路实现案例.docVIP

实验目的： 1掌握verilog语法，实现组合逻辑电路。 2进一步理解逻辑电路的实现。 实验仪器及器件： 计算机，ISE软件。 三、实验要求： 1 熟悉verilog基本语法，理解硬件描述语言和其他编程语言的区别。 2 实现与非门（74LS00和74LS20），与异或门（74LS86）。 3 实现选择器（74LS151）和 译码器（74LS138） 四、实验原理： 1实现与非门（74LS00和74LS20），与异或门（74LS86）。 74LS00为四组 2 输入端与非门，逻辑图如下： 74LS20为两组4输入端与非门，逻辑图如下： 74LS86为四组 2 输入端异或门，逻辑图如下： 2 实现选择器（74LS151）和 译码器（74LS138） 74LS151为互补输出的8选1数据选择器，选择控制端（地址端）为C～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，G为使能端，低电平有效。 74LS138为 3 线－8 线译码器，其主 要电特性的典型值如下： 当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为 低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低 电平译出。 利用 G1、/(G2A)和/(G2B)可级联扩展成 24 线译码器；若外接一个反 相器还可级联扩展成 32 线译码器。 若将选通端中的一个作为数据输入端时，138 还可作数据分配器。引脚图如下： 预习报告： 74LS00为四组 2 输入端与非门，设两个输入分别为A1,B1，输出为C1。列出真值表如下： A1 B1 C1 0 0 1 0 1 1 1 0 1 1 1 0 所以，可得程序代码为：assign C1=~(A1B1); 同理74LS20为两组4输入端与非门，设四个输入为A1,B1,C1,D1。输出为OUT1。只有当A1,B1,C1,D1都为高电平是，OUT1才会输出低电平。 74LS86为四组 2 输入端异或门，设两个输入为A1,B1，输出为OUT。列出真值表如下： A1 B1 C1 0 0 0 0 1 1 1 0 1 1 1 0 74LS151为互补输出的8选1数据选择器，选择控制端（地址端）为C～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，G为使能端，低电平有效。D0～D7G为使能端 通过波形图，我列出图表如右表所示。与我所想要的真值表一致。所以该代码符合实验要求。 3 实现74LS20 首先，我打开ISE软件，新建一个project命名为LS20。之后新建一个Source，在，Define Module中，选择Verilog Module，接下来配置四个输入端为A1，B1，C1，D1，一个输出端为OUT1。接下来开始编写程序。 显然，要实现四输入的与非门，首先要将A1，B1，C1，D1取与，之后再取非。所以，我很容易得到代码如下： module s20( input A1, input B1, input C1, input D1, output OUT1 ); assign OUT1=~(A1B1C1D1); endmodule 接下来开始测试，新建一个Source，在，Define Module中，选择Verilog Test Fixture，分别赋予A1,B1，C1,D116组不同的高低电平依次为0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110、1111。之后进行测试，得到波形图如下： 观察波形图，显然，只有当A1,B1,C1,D1都为高电平是，OUT1才会输出低电平，实现了四输入与非门的功能。所以该代码符合实验要求。 4 实现74LS86 首先，我打开ISE软件，新建一个project命名为LS86。之后新建一个Source，在，Define Module中，选择Verilog Module，接下来配置2个输入端为A1，B1，一个输出端为OUT。接下来开始编写程序。 显然，要实现2输入的异或门，我只需要利用符号^就可以实现。所以，我很容易得到代码如下： module ls86( input A1, input B1, output OUT ); assign OUT=A1^B1; endmodule 接下来开始测试，新建一个Source，在，Defin