数字电子技术Ch6-4精讲.ppt

长江大学计算机学院 长江大学计算机学院 长江大学计算机学院 * 长江大学计算机学院 * 数字电子技术 第6章 时序逻辑电路 * 长江大学计算机学院 * 讲授内容 6.1 时序逻辑电路的特点、表示方法和分类 6.2 基于触发器的时序逻辑电路的分析 6.3 基于触发器的时序逻辑电路的设计 6.4 寄存器 6.5 计数器 第6章 时序逻辑电路 6.5 计数器 计数器是一种累计输入脉冲个数的逻辑部件。 被计数的脉冲通常加在计数器的时钟输入端,作为计数器的时钟脉冲。 * 长江大学计算机学院 * 6.5.1 计数器分类 按计数器中各个触发器的触发方式分类： 同步计数器 异步计数器 按计数器输出数码的规律分类： 加法计数器 减法计数器 可逆计数器 按计数器的模（记数容量）分类： 模 计数器 模非 计数器 6.5 计数器 * 长江大学计算机学院 * 6.5.2 集成同步计数器 1、集成4位二进制同步加法计数器74161 异步清零端 置数控制端 计数状态控制端 (1) 异步清零功能：当 时，计数器清零。从表可看出，在 时，其它输入信号不起作用，由时钟触发器的逻辑特性可知，其异步输入端信号是优先的. (2) 同步并行置数功能：当 时，在CP上升沿作用下，并行输入数据D0～D3进入计数器，使Q0～Q3 = D0～D3。 6.5.2 集成同步计数器 * 长江大学计算机学院 * 1、集成4位二进制同步加法计数器74161 (3) 计数功能：当 且P=T=1时，计数器按照8421码进行计数，而输出进位位 。 (4) 保持功能：当 且P·T=0时，则计数器保持原来的状态不变。对于进位输出信号有两种情况：如果T=0，则CO=0；如果T=1，则 。 6.5.2 集成同步计数器 * 长江大学计算机学院 * 1、集成4位二进制同步加法计数器74161 6.5.2 集成同步计数器 * 长江大学计算机学院 * 1、集成4位二进制同步加法计数器74161 8421编码十进制计数器74160是典型的集成TTL型十进制加法计数器，CC40160是MOS型十进制加法计数器。74160和CC40160的功能完全一样，它们和74161的区刟只是计数容量不同，其余功能和引脚完全一样，多片间的级联也一样 。 6.5.2 集成同步计数器 * 长江大学计算机学院 * 2、集成同步BCD十进制加法计数器74160 4位二进制集成同步可逆计数器有单时钟和双时钟两种类型。如74191是单时钟结构，而74193是双时钟结构。 6.5.2 集成同步计数器 * 长江大学计算机学院 * 3、可逆集成计数器74191/74193 74191的引脚排列图与逻辑功能图 使能端 加减计数控制端 多片级联串行计数使能端 异步置数控制端 进位/借位信号输出端 6.5.2 集成同步计数器 * 3、可逆集成计数器74191/74193 74191的功能表 6.5 计数器 * 长江大学计算机学院 * 6.5.3 集成异步计数器 74290(T1290)是由二进制和五进制计数器构成的二-五-十进制异步加法计数器。 一位二进制计数器 五进制计数器 置9输入端 置0输入端 6.5 计数器 * 长江大学计算机学院 * 6.5.4 由中规模集成计数器构成的任意进制计数器 目前设计符合用户要求的任意进制计数器，广泛采用在现有的中规模集成计数器基础上，经过外接电路的不同连接来实现的方式。若用M表示现有MSI集成计数器的模，用N表示用户待设计的计数器模，如果M≥N，则只需一片集成计数器，反之需要多片集成计数器级联。 利用MSI集成计数器构成的任意进制计数器的方法： 1、级联法 如果计数脉冲从N进制计数器的时钟输入端进入，N进制计数器的输出接到M进制计数器的时钟输入端，两个计数器级联构成了N×M进制计数器。 6.5.4 由中规模集成计数器构成的任意进制计数器 * 长江大学计算机学院 * 2、反馈复位法 用译码电路来检测计数器的状态，当计数器计数到达被检测的状态时，译码电路会输出低电平（或高电平），该信号反馈到MSl计数器的清零端，迫使计数器进入复位（全0）状态，从而实现需要的模数。见图6-32（a） 。 3、反馈置数法 用译码电路检测计数器的状态，当计数器到达被检测的状态时，译码电路输出有效电平（低电平/高电平），将此电平反馈到MSI计数器的置数端，利用置数端的异步/同步预置功能，将计数器数据输入端的预置数装入计数器，从而实现预定模数的计数。见图6-32（b） 。 6.5.4 由中规模集成计数器构成的任意