第6章 基于EA的组合电路设计、综合及验证(6.9综合性实例).doc

6.9 组合逻辑电路的综合性实例 6.9.1 实例一：补码生成电路 1．设计说明 在通过Verilog HDL编程时，一个变量被赋值后，该变量保存的就是该值的补码，这种处理是仿真环境自动进行的。如执行语句“i=-12;”，则8位的i变量中就会保存了-12的补码，而不是保存原码，这也是为什么在6.7.2节中要把带符号的数进行相应处理后才能计算的原因。 但在实际电路设计中，输入数据一般为原码形式(要求使用者直接输入补码是不大现实的)，而大多IP核均要求采用补码进行数据通信。因此，补码的转换需要逻辑电路设计者自行加入。 本例以8位二进制数(最高位为符号位)为例，希望帮助读者真正理解补码的含义及其使用场合，并理解编程工具及综合工具对负数的处理。 2．使用Verilog进行描述 module Com_2C(DataIn, DataOut); input [7:0] DataIn; // 原码数据输入端 output [7:0] DataOut; // 补码数据输出端 reg[7:0] DataOut, S; // S用于符号位的转换 always @(DataIn) begin S=8 if(DataIn[7]) // 判断首位是否为1，即是否负数 DataOut= -DataIn+S; // “-”操作对包括符号位在内的所有位取反再加1 else DataOut=DataIn; // 首位为0时表示正数，补码与原码相同 end endmodule 程序说明： (1) 首先应注意的是，8位输入数据“DataIn”，是原码数据的输入。 (2) “-DataIn”操作可“把DataIn的8位数据包括符号位在内的所有位取反再加1”，该操作比较难以理解：在执行“-DataIn”操作时，仿真器会把DataIn中的数据当成补码来处理，如DataIn中存放的是，那么仿真器会认为该数是-12的补码，因此“-DataIn”操作会得到值12，即，就是所有位取反再加1的结果。 (3) “-DataIn”得到的是包括符号位在内所有位取反再加1的结果，因此再加上S(8就可把最高位(符号位)从0变为1，最终得到补码结果。 3．综合结果 4．测试平台设计 `timescale 1ns/10ps module testbench; reg [7:0] dataIn; wire [7:0] dataOut; Com_2C Com_2C_1(.DataOut(dataOut),.DataIn(dataIn)); initial begin dataIn=8 #20; dataIn=8 #20; dataIn=8 #20; dataIn=8 #20; dataIn=8 #20; dataIn=8 #20; end endmodule 5．功能验证 6.9.2 实例二：有符号数的比较电路设计 1．设计说明 在本例中，通过Libero IDE中内嵌的比较器(Comparator)IP核，构造8位的有符号数据比较器。 需要注意的是，当直接利用Libero IDE工具提供的比较器IP核进行设计与仿真时，工具自动将输入的信号“理解”为补码形式(或者说工具要求用户输入的数据为补码)，所以读者在设计时应当理清输入信号是否已经转换成为补码，如果是，直接利用工具提供的相应IP核即可，如果不是，则需要进行相应的转换。 特别地，如果比较器模块是用户自行编程实现的，就要注意有符号数的比较与无符号数的比较有差别！ 2．SmartDesign设计与连线 在SmartDesign中，进行以下操作： (1) 用IP核Comparator创建一个8位的有符号比较器(比较“=”)。 (2) 调入6.9.1节中的“Com_2C”模块，生成两个8位补码转换模块。 (3) 进行连线操作。 (4) 生成设计。 连接结果如图所示。 3．测试方法1 可以用以下的测试平台(并不是最佳)进行测试，仿真也会正常运行并给出结果。 `timescale 1ns/10ps module tb_cmp; reg [7