第四章 组合逻辑电路详细分析.ppt

　　 解 全加器：能对两个1位二进制数及来自低位的“进位” 进行相加，产生本位“和”及向高位“进位”的逻辑电路。　　全加器可用于实现两个n位数相加。 显然，全加器有3个输入变量，2个输出函数。 　　例1　设计一个全加器（逻辑门自选）。 An-1 An-2 ┅ Ai ┅ A1 A0 + Bn-1 Bn-2 ┅ Bi ┅ B1 B0 Ci Ci-1 (来自低位的进位输入) Si (本位和) （向高位的进位） 　　设：被加数、加数及来自低位的“进位”分别用变量Ai、Bi及Ci-1表示，相加产生的“和”及“进位”用Si和Ci表示。 　　根据二进制加法运算法则可列出全加器的真值表如下表 所示。 由真值表可写出输出函数表达 式： Si( Ai，Bi，Ci-1)=∑m(1,2,4,7)  Ci( Ai，Bi，Ci-1)=∑m(3,5,6,7) 　　假定采用卡诺图化简上述函数，则可作出相应卡诺图如下图所示。 经化简后的输出函数表达式为 其中，Si 的标准“与-或”式即最简“与-或”式。 　　当采用异或门和与非门构成实现给定功能的电路时，可分别对表达式作如下变换： 相应的逻辑电路图如右图所示。 　　该电路就单个函数而言，Ai、Ci均已达到最简，但从整体考虑则并非最简。 　　当按多输出函数组合电路进行设计时，可对函数Ci作如下变换： 　　经变换后，Si （　　　　　　　　） 和Ci的逻辑表达式中有公用项  。 　　经变换后，组成电路时可令其共享同一个异或门，从而使整体得到进一步简化，其逻辑电路图如下图所示。 例2 设计一个乘法器，用于产生两个2位二进制数相乘的积。 A1 A0 ×(乘) B1 B0 C2 C1 A1×B0 A0×B0 +(加) A1×B1 A0×B1 M3 M2 M1 M0 式中，积项Ai×Bj (i,j=0,1)为1位二进制数，可用两输入与门产生，即Ai×Bj 的算术值等于Ai · Bj的逻辑值。 解 因为两个2位二进制数相乘的积最大为一个4位二进制数，所以该电路有4个输入变量，4个输出函数。 设两个二进制数分别为 A1A0 和 B1B0，相乘的积为 M3M2M1M0。按照二进制乘法运算法则，计算过程如下： ● C1为A1B0和A0B1相加产生的进位，它等于A1B0和A0B1相“与”，即: C1 = A1B0A0B1 ● C2为C1和A1B1相加产生的进位，它等于C1和A1B1相“与”，即: C2 = C1A1B1 = A1B0A0B1 因为两个1位二进制数相加的“和”等于对其进行“异或” 运算的结果，所以，该电路的输出函数表达式如下： A1 A0 ×(乘) B1 B0 C2 C1 A1×B0 A0×B0 +(加) A1×B1 A0×B1 M3 M2 M1 M0 M0 = A0B0 M1 = A1B0 ⊕ A0B1 M2 = C1⊕ A1B1 = A1B0A0B1⊕A1B1 M3 = C2 = A1B0A0B1 显然，函数M1、M2、M3有公用项A1B0和A0B1，可令其共享相应的逻辑门。该乘法器的逻辑电路图如下图所示。 电路中共用了7个逻辑门。该题如果采用真值表法进行设计，则各函数的最简“与-或” 表达式之间无公用项，实现给定功能至少需要10个逻辑门。 M