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附件2 数字逻辑实验报告 序号： ?数字逻辑实验报告(12-13学年)?? 学生姓名: 依力夏提江·艾买尔 学 号： 12101020129? 系 别: 计算机科学与技术 班 级: 计12-1班? 指导教师： 吴磊 ? 2013年 12 月 20 日 题目1 设计实现8线─3线普通二进制编码器 实验（设计）原理 八-三优先编码器输入信号为din0，din1，din2，din3，din4，din5，din6和din7 ，输出信号为out2、out1、out0。输入信号中din7的优先级别最低，依次类推， din0的优先级别最高。也就是说若din0输入为1（即为高电平）则无论后续的输入信号怎么样，对应的这种状态一样，如若din0输入为0（即为低电平）则看优先级仅次于din0的din1状态决定，依次类推。因为din0到din7共8中状态，可以用3位二进制编码来表示。8-3优先编码器真值表如下表所示 （2）根据实验原理列出真值表 (3)说明程序中各部分的功能，对VHDL源程序说明和详细注释。 例如：用VHDL语言设计8-3编码器。 library IEEE; --IEEE库 use IEEE.std_logic_1164.all; --调用IEEE库中的程序包 USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; entity bianma is --定义实体名bianma port ( din : in std_logic_vector (0 to 7);--定义输入信号din0,din1,din2,din3,din4,din5,din6,din7 EANABLE : in std_logic; --定义使能端 output : out std_logic_vector (0 to 2); --定义输出信号out0,out1,out2 Q :out std_logic_vector(2 downto 0); --定义计数器输出信号Q2,Q1,Q0 ); end bianma; architecture behav of bianma is --定义结构体名behav signal sint:std_logic_vector(4 downto 2); signal cnt:std_logic_vector(2 downto 0); begin process(din) begin --计数器 if EANABLE=1 then cnt=cnt+1; end if; end process; process(din) begin --逻辑功能描述字形 if(EANABLE=0) then if(din(0)=1) then output =000; elsif(din(2)=1) then output =100; elsif(din(3)=1) then output =010; elsif(din(4)=1) then output =110; elsif(din(5)=1) then output =001; elsif(din(6)=1) then output =101; elsif(din(0)=1) then output =011; else output =111; end if; else output =ZZZ; end if; end process; Q=cnt; end behav; 实验已验机！ 1行是库说明部分，打开库 2~4行是打开库中的程序包 5~11行是实体说明部分，描述电路的端口信号 12~最后，是结构体部分，描述电路的逻辑功能 VHDL语言不区分大小写，关键字用大写，用户自定义部分用小写。 (4) 实验过程中出现的问题及解决办法。 例如： 故障及问题分析