微机原理05-存储器解剖.ppt

第5章：⑷线选译码 线选译码：只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组） 虽构成简单，但地址空间严重浪费 必然会出现地址重复（一个存储单元对应多个存储地址） 一个存储地址会对应多个存储单元 多个存储单元共用的存储地址不应使用 示例 第5章：片选端译码小结 在系统中，主要与地址发生联系：包括地址空间的选择（例如接系统的IO/M*信号）和高位地址的译码选择（与系统的高位地址线相关联） 几种片选端处理方式的比较： 全译码：特点：地址唯一，地址空间连续，译码电路复杂 部分译码：特点：地址重复，地址空间连续，译码电路简单 线选译码：特点：地址重复，存储芯片三片及以上时地址不连续 片选端常有效：特点：地址重复，地址空间连续，不需译码电路，不可进行地址扩充 第5章：4. 存储芯片的读写控制 芯片OE*与系统的读命令线相连 当芯片被选中、且读命令有效时， 存储芯片将开放并驱动数据到总线 芯片WE*与系统的写命令线相连 当芯片被选中、且写命令有效时， 允许总线数据写入存储芯片 第5章：5 存储芯片与CPU的配合 存储芯片与CPU总线的连接，还有两个很重要的问题： CPU的总线负载能力 CPU能否带动总线上包括存储器在内的连接器件？ 存储芯片与CPU总线时序的配合 CPU能否与存储器的存取速度相配合？ 第5章： 5 存储芯片与CPU的配合 分析存储器的存取速度是否满足CPU总线时序的要求 如果不能满足： 考虑更换存储芯片 总线周期中插入等待状态TW 综合示例 时序配合是连接中的难点 第5章：教学要求 1. 了解各类半导体存储器的应用特点 2. 熟悉半导体存储器芯片的结构 3. 熟悉SRAM和EPROM的引脚功能 4. 掌握存储芯片与CPU连接的方法，特别是片选端的处理 习题5—— 5.1 5.3 5.10 5.13 结束 32K×8的SRAM芯片62256 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 A14 A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND D3 D4 D5 D6 D7 CS A10 OE A11 A9 A8 A13 WE Vcc 62256引脚图 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 OE CS WE D7 D6 D5 D4 D3 D2 D1 D0 62256逻辑图 SRAM 2114的功能 工作方式 CS* WE* I/O4 ~ I/O1 未选中 读操作 写操作 1 0 0 × 1 0 高阻 输出 输入 SRAM 6264的功能 工作方式 CS1* CS2 WE* OE* D7 ~ D0 未选中 未选中 写操作 读操作 1 × 0 0 × 0 1 1 × × 0 1 × × 1 0 高阻 高阻 输入 输出 EPROM 2716的功能 工作方式 CE*/PGM OE* VCC VPP DO7 ~ DO0 待用 1 × ＋5V ＋5V 高阻 读出 0 0 ＋5V ＋5V 输出 读出禁止 0 1 ＋5V ＋5V 高阻 编程写入 正脉冲 1 ＋5V ＋25V 输入 编程校验 0 0 ＋5V ＋25V 输出 编程禁止 0 1 ＋5V ＋25V 高阻 EPROM 2764的功能 工作方式 CE* OE* PGM* A9 VPP DO7 ~ DO0 读出 0 0 1 × ＋5V 输出 读出禁止 0 1 1 × ＋5V 高阻 待用 1 × × × ＋5V 高阻 Intel标识 0 0 ＋12V 1 ＋5V 输出编码 标准编程 0 1 负脉冲 × ＋25V 输入 Intel编程 0 1 负脉冲 × ＋25V 输入 编程校验 0 0 1 × ＋25V 输出 编程禁止 1 × × × ＋25V 高阻 门电路译码 A1 A0 F0 F1 F2 F3 A19 A18 A17 A16 A15 （b） （a） A0 Y0 Y1 Y 译码器74LS138 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 A B C E1 E2 E3 Y7 GND Y6 Y5 Y4 Y3 Y2 Y1 Y0 Vcc 74LS138引脚图 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 C B A 74LS138原理图 74LS138的功能表 片选输入 编码输入 输出 E3 E2* E1* C B A Y7* ~ Y0* 1 0 0 0 0 0仅Y0*有效） 0 0 1仅Y1