FPGA三李菲选编.docVIP

实验三 用状态机实现序列检测器的设计 实验原理 序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出A，否则输出B。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。 1、任务分析 本次实验的核心是：应用有限状态机的设计思路，检测输入的串行数据是否是特定的数据（实验指导书给出的是对6’b100101的检测）。 每个同学需要检测的数据是所用的电脑编号+10转换的6位二进制数。本人需要检测的数据是18，二进制是010010. 根据下载电路板的资源， 拟用SW6---SW0，作为系统输入（系统由此需要设计一个6bits并行数据转串行的模块） 一个7段数码显示译码器作为检测结果的输出显示，如果串行序列为” 100101”，显示A，否则显示b（系统需要设计一个7段数码显示译码器模块） 为了显示可控，清晰，拟用K2,K5实现时钟，复位信号的输入。 2、设计参考 本实验由顶层文件、串行检测、并行数据转串行、数码管显示四个模块组成 系统任务要求 系统共包括4个模块： 1）并行数据转串行数据模块（xulie.v） 2）串行检测模块（schk.v） 3）数码管显示模块（decled7s .v） 4）消抖模块 由于需要用按键K2作为时钟输入，为保证实验效果，调用实验二中应用的消抖模块，对时钟clk输入信号进行消抖。 系统任务要求 并行数据转串行数据模块（xulie.v），串行检测模块（schk.v）均采用有限状态机的描述方式。 设计准备 并行数据转串行数据模块（xulie.v）： 输入端口： clk-----系统时钟，由按键K2通过消抖模块后提供 din6-----6bits输入数据，需在时钟控制下，串行输出 reset----系统复位信号，当reset=1’b1时，系统输出复位，否则系统正常工作 输出端口： din----------1bit输出信号 并行数据转串行数据模块（xulie.v）描述功能描述： 异步复位，在时钟控制下，将并行输入数据din6[5:0]，按照din[5]，din[4]，din[3]，din[2]，din[1]，din[0]的顺序输出至串行检测模块的输入端口din。 根据设计要求，先画出并行数据转串行数据模块的状态转移图，在此基础上写出HDL代码。 比较实验指导书提供并行数据转串行数据模块（xulie.v）的参考代码，总结有限状态机的HDL设计方法。 串行检测模块（schk.v） 输入信号： DIN-----1bit的串行输入数据 CLK-----同步输入时钟 CLR ------异步清零信号，当CLR=1，系统输出置0，否则，系统正常工作 输出信号： AB--------4bits数据，如果系统检测到6’b100101的串行输入，AB=4’b1010，否则，AB=4’b1011.串行检测模块（schk.v） 根据设计要求，画出串行检测模块（schk.v）的状态转移图，并自行设计HDL源代码。 用Verilog HDL设计数码管驱动电路、系统顶层电路。 注意顶层系统中，应加入消抖模块，对K2输入的时钟clk进行消抖处理。 实验步骤 构建一个工程名为shiyan3的工程 由File-New Project Wizard,弹出对话框，设置文件夹目录，Project名称。 注意， 1 ）不能将文件夹放置与软件安装目录下，应放在DATA盘上 2）要求以自己的学号作为文件夹名 3）顶层模块的类型选为HDL 正确选择器件和EDA工具，本次实验仍采用ISE自带的综合、仿真工具，按next，继续 2、建立工程后，开始分别设计 1）并行数据转串行数据模块（xulie.v） 设计输入 选择Verilog Module ，并输入合法文件名 在文本编辑窗口输入代码，代码如下： module xulie(clk,din7,reset,din ); input clk; input[5:0] din7; input reset; output din; parameter idle = 3b000, s1 = 3b001, s2 = 3b010, s3 = 3b011, s4 = 3b100, s5 = 3b101; reg[2:0] cur_state,next_state; reg din; always @ (posedge clk or posedge reset) if(