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选中完节点后的界面 点击“OK”按钮结束。 节点插入完成后的界面 点击【菜单\edit】下面的工具： 指定Grid Size=100ns; End Time=1us 点击左边放大镜工具时间调整间隔，以便观察波形； 将输入激励信号赋值。选择区间，用左边工具赋予0或者1； 保存文件为add1.vwf。 仿真分类 功能仿真 时序仿真 在菜单Assignments-Settings-Simulator -Simulation Mode中选择Functional或Timing 功能仿真 先要生成功能仿真的网表 Processing ?Generate Functional Stimulation Netlist 再进行settings设置，选择simulation mode： Functional 功能仿真Settings: 功能仿真结果： 时序仿真Settings: 编译项目后时序仿真结果图 时序仿真结果： 为项目指定器件及分配器件的引脚 七、分配器件及引脚 六 引脚配置 a?47 b?48 s?7 c?8 ledcom?141 指定器件族(Family) : FLEX10K器件族 芯片类型：EPF10K10TC144-4 选择菜单\assingments\pins，再location位置输入管脚号。 打开“Programmer（Tools菜单中或工具栏中的快捷方式） 八、下载文件到开发板 下载文件界面 如果现在硬件没有设置，要首先设计现在硬件：点击“Hardware Setup…”按钮。 下载硬件设置界面 点击“Add Hardware”按钮。 添加完下载硬件后的界面 添加完下载硬件，如“Current selectd”还是显示“No hardware”，则点击下拉框,选择ByteBlasterII 下载硬件设置完成后的界面 在“Type：”后显示了下载硬件。为添加下载文件，点击“Add File…”按钮。 添加文件界面 在本例的项目目录中选择扩展名为 “.sof”的文件，点击“打开”按钮。 下载文件 点击“Program/Config”复选框，然后点击“Start”按钮。 观察实验平台，输入按键值； 观察发光二极管（LED灯）的状态； 检查半加器的和与进位是否正确。 * 反对法大 * PLD是可编程逻辑器件(Programable Logic Device)的简称,FPGA是现场可编程闸阵列(Field Programable Gate Array)的简称,两者的功能基本相同,只是实现原理略有不同,所以我们有时可以忽略这两者的区别,统称为可编程逻辑器件或PLD/FPGA. Quartus II 8.0使用介绍 数字电路及逻辑实验室 Quartus II 8.0 简介 EDA开发平台 PLD/FPGA 功能： 设计输入、编译、 逻辑综合、器件适配、 设计仿真、定时分析、器件编程 Quartus II使用方法 建立新项目 建立新Verilog HDL文件 建立新块设计文件 编译项目 功能仿真 分配器件及引脚 下载文件到开发板 Step1： 建立工作库文件夹 Step2： 输入设计项目原理图/VHDL代码 Stp9： 时序仿真 Step4： 创建工程 Step5： 编译工程 Step6： 建立仿真波形文件 Step7： 功能仿真和波形分析 Step8： 引脚锁定并编译 Step9：编程下载/配置 Step10：硬件测试 Step9：编程下载/配置 Quartus II 基本设计流程 一、建立新项目 建立新项目：File－New Project Wizard… 指定完项目目录后的界面: 项目名称、顶层设计实体名称缺省使用该目录名称。 项目名称一般可任取，但顶层设计实体名称一定要与将要设计的某个文件同名。 File－New… 或 工具栏上的“新建”按钮 在出现的“新建”界面的“Device Design Files”标签中选择“Verilog HDL File”。 二、建立新VerilogHDL文件 输入VerilogHDL源文件 保存VerilogHDL源文件 本例中的项目只有这一个文件，所以该VerilogHDL源文件的名称与该项目的顶层设计实体名称相同，当然，该VerilogHDL源文件的名称一定与它内部的实体（“Entity”）名称相同。 编译项目：菜单Processing-Start Compilation或工具栏的编译按钮 三、编译项目 四、原理图设计 使用Quartus II软件在进行数字逻辑设计时，经常使用以下两种方式进行设计。 VHDL/Verilog HDL设计； 原理图设计（即块文件设