第五章初识VerilogHDL演示文稿.pptVIP

可编程逻辑器件的开发与应用 第五章 初识Verilog HDL 5.1 Verilog HDL的背景和历史 HDL（Hardware Description Language）：硬件描述语言 利用文字描述数字电路的方法，可以起到和传统的电路原理图描述相同的效果 最为常见的硬件描述语言是Verilog HDL和VHDL（Very High Speed Integrated Circuit Hardware Description Language） 5.1 Verilog HDL的背景和历史 Verilog HDL与VHDL的比较 Verilog HDL的语法规则与C语言十分相像，而VHDL的语法较为自成体系 Verilog HDL不支持用户自定义数据类型，而VHDL则支持，因此在较高级别的抽象描述上后者有优势 5.1 Verilog HDL的背景和历史 Verilog HDL在门级和开关级的描述方面远比VHDL强大，因此即使是使用VHDL，在底层也是有前者描述的器件库所支持 Verilog HDL对语法的要求比VHDL宽松许多，语法检查并不严格，因此后者设计的电路较为可靠，但是代码更加繁琐 Verilog HDL自身带有用于仿真的指令，而VHDL则没有 5.1 Verilog HDL的背景和历史 Verilog HDL：用于从算法级、门级到开关级的多种抽象层次的数字系统建模 Verilog HDL从C编程语言中继承了多种操作符和结构，具有很强的兼容能力 其核心子集非常易于学习和使用 用Verilog HDL语言编写的模型能够使用Verilog HDL仿真器进行验证 5.2 Verilog HDL概述 随着数字电路系统规模的急剧扩大，必须将整个系统划分为多个子模块 自顶向下设计——设计思想 自底向上设计——实现思想 5.2 Verilog HDL概述 1、描述数字电路系统的行为：Verilog HDL允许在不同的抽象级别对数字电路进行描述： 系统级（System Level） 算法级（Algorithm Level） RTL级（Register Transfer Level） 门级（Gate Level） 开关级（Switch Level） 5.2 Verilog HDL概述 开关级：抽象程度最低，不做讨论 门级：以与门、或门、非门等门电路为基本单元，然后通过描述门与门之间的连接来描述数字电路系统 RTL级：通过描述寄存器之间的数据流动来描述数字电路系统 算法级和系统级：类似与C语言等高级语言来描述数字系统 5.2 Verilog HDL概述 2、设计数字电路系统 使用Verilog HDL设计的数字电路系统主要有两种实现方式，即ASIC和FPGA， 设计流程如下 5.2 Verilog HDL概述 简化过程如下 5.2 Verilog HDL概述 3、Verilog HDL的基本单元——模块 模块是Verilog的基本描述单位。一个模块的基本语法如下 5.2 Verilog HDL概述 半加器实例 5.2 Verilog HDL概述 利用两个半加器模块实现1位全加器 模块是verilog语言最基本的单位 模块调用：模块实例化语句 信号端口可以通过位置或者名称关联 5.2 Verilog HDL概述 利用两个半加器模块实现1位全加器 5.2 Verilog HDL概述 信号端口可以通过位置或者名称关联，推荐使用后者 省略端口名称的调用方式写起来简单 省略端口会降低程序的可读性和可维护性 对于复杂设计而言，模块划分众多，每个设计人员复杂某个模块，互相之间虽然能确定接口之间端口的数量和名称，但是不能确定端口排列的顺序 5.2 Verilog HDL概述 练习：使用Verilog HDL实现一个举重比赛裁判控制电路的描述 举重比赛有三位裁判，一位是主裁判A，另两位是副裁判B和C，运动员一次举重是否成功，由裁判员各自按动面前的按钮决定，只有两人以上，且其中必须有主裁判判定为成功时，表示成功的指示灯L才会点亮 5.2 Verilog HDL概述 4、逻辑功能描述的三种方法 数据流描述方式 行为描述方式 结构化描述方式 在任何一个Verilog HDL模块中允许使用一种或者多种方式描述其逻辑功能 5.2 Verilog HDL概述 数据流描述方式 格式： 利用逻辑表达式或者算术表达式建立输出信号或中间变量信号与输入信号之间的关系 只能用于描述组合逻辑电路，不能用来描述时序逻辑电路 5.2 Verilog HDL概述 数据流描述方式实例 5.2 Verilog HDL概述 练习：使用Verilog HDL的数据流描述方式实现一个1位的半减器 半减器有两个输入A和B，产生减法结果输出SUB和借位信号LEN 5.2 Verilog