FPGA4位全加器的設计.docVIP

目录 一、设计原理 2 二、设计目的 3 三、设计内容 3 四、设计步骤 3 五、总结与体会 7 4位全加器设计报告 一、设计原理 全加器是指能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位。 4位加法器可以采用4个以为全加器级连成串行进位加法器，如下图所示，其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算无法胜任。 A和B为加法器的输入位串，对于4位加法器其位宽为4位，S为加法器输出位串，与输入位串相同，C为进位输入（CI）或输出（CO）。 实现代码为： 全加器真值表如下： 输 入 输 出 Xi Yi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 module adder4(cout,sum,ina,inb,cin); output[3:0]sum; output cout; input[3:0]ina,inb; input cin; assign {count,sum}=ina+inb+cin; endmodule 二、设计目的 ⑴熟悉ISE9.1开发环境，掌握工程的生成方法。 ⑵熟悉SEED-XDTK XUPV2Pro实验环境。 ⑶了解Verilog HDL语言在FPGA中的使用。 ⑷了解4位全加器的Verilog HDL语言实现。 三、设计内容 用Verilog HDL语言设计4位全加器，进行功能仿真演示。 四、设计步骤 创建工程及设计输入。 ⑴在E：\progect\目录下，新建名为count8的新工程。 ⑵器件族类型（Device Family）选择“Virtex2P” 器件型号（Device）选“XC2VP30 ff896-7” 综合工具（Synthesis Tool）选“XST(VHDL/Verilog)” 仿真器（Simulator）选“ISE Simulator” ⑶下面一直next和确定。 ⑷设计输入：在源代码窗口中单击右键，在弹出的菜单中选择“New Source”,在弹出的对话框中选择“Verilog Moudle”，在右端的“File name”中输入源文件名adder4，下面各步单击“Next”按钮。 ⑸在弹出的源代码编辑框内输入源代码并保存。 2、功能仿真 ⑴在source窗口“sources for”中选择“Behavioral Simulation”。由“Test Bench WaveForm”添加激励源。 点击Finish。 ⑵出现波形激励编辑窗口。给ina和inb赋初始值。 ⑶在processes窗口中单击“simulater behavioral model”即开始仿真，仿真结果如下。 从仿真的结果可以看出，sum=ina+inb+cin。仿真结果正确。 用ChipScope进行在线调试。 ⑴生成ChipScope核。代码比较简单，这里只需要ICON和VIO两个核即可。打开“ChipScope pro core generator” 首先是生成ICON核的过程。 在output netlist位置指向adder4所在的路径，在device family里选virtex2p器件。由于只用了VIO核，所以ICON的控制端口数设置为1。 之后就是就是一直确定就行，直到出现生成新的核的界面。 其次就是生成VIO核的过程。 在输入输出端口设置过程中选定异步输入端口和异步输出端口。异步输入端口宽度根据sum（4位）、cout（1位）的总位数设定，异步输出端口根据ina（4位）、inb（4位）、cin（1位）的总位数设定点ile—Open”，在adder4所在位置找到和.v文件并打开，到adder4.v相应的位置，并进行修改，最后得到的代码如下：进行保存，然后在ISE里进行综合，具体操作步骤：单击“adder4.v”，在processes窗口中双击“Synthesize—XST”；如果综合没有出错，再实现，双击“Implement Design”，最后生成bit文件，双击“Generate Programming File”。 ⑶ 在ChipScope里观测调试 单击“adder4.v”,在Processes窗口中选择双击“Analyze Design Using Chipscope”进入ChipScope Pro Analyzer窗口，点击图标检查连接情况，然后下载bit文件