實验二简单组合电路的设计.docVIP

PAGE PAGE 6 可编程逻辑设计 ——实验二报告 学院：物理与信息工程学院 专业：通信工程 年级：2007级 班级：二班 学号：110700221 姓名：林明明 指导老师：杨秀芝实验二 简单组合电路的设计 一、实验目的： 熟悉QuartusII VHDL文本设计流程全过程。学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 二、实验原理 VHDL硬件描述语言是一种可以从多个层次上对数字逻辑电路进行建模的国际标准(IEEE),本次实验是用VHDL设计一个简单的数字组合逻辑电路，并结合QuartusII环境和实验电路进行硬件测试。 三、实验内容： 根据实验一中一位全加器的电路原理图，改用VHDL语言文本输入方法，设计一位全加器，要求采用结构化的描述方法。设计完成后，利用QuartusII集成环境进行时序分析、仿真，记录仿真波形和时序分析数据。 用VHDL语言设计一个四选一数据选择器电路。 要求先设计一个二选一数据选择器mux21，然后利用元件例化语句设计四选一数据选择器mux41，同样请给出时序分析数据和仿真结果。 3）硬件测试（选用器件 EPF10K10 Pin84） 管脚锁定： 1）一位全加器 a PIO23(I/O19) 30 SW1 b PIO24(I/O20) 35 SW2 ci PIO25(I/O21) 36 SW3 s PIO21(I/O16) 27 LED10 co PIO19(I/O8) 29 LED12 2)四选一数据选择器 a1 PIO23 30 SW1 a0 PIO24 35 SW2 d3 PIO27 38 SW5 d2 PIO28 39 SW6 d1 PIO29 47 SW7 d0 PIO30 42 SW8 yout 29 LED12 四、思考题 比较原理图输入法和文本输入法的优缺点。 五、实验结果： 1.一位全加器的VHDL描述： (1)一位半加器的VHDL描述 library ieee; use ieee.std_logic_1164.all; entity h_adder is port(a,b:in std_logic; co,so:out std_logic); end entity h_adder; architecture fh1 of h_adder is begin so=not(a xor (not b)); co=a and b; end architecture fh1; (2)或门逻辑的VHDL描述 library ieee; use ieee.std_logic_1164.all; entity or2a is port(a,b:in std_logic; c:out std_logic); end entity or2a; architecture one of or2a is begin c=a or b; end architecture one; (3)一位二进制全加器顶层设计的VHDL描述 library ieee; use ieee.std_logic_1164.all; entity f_adder is port(ain,bin,cin:in std_logic; cout,sum:out std_logic); end entity f_adder; architecture fd1 of f_adder is component h_adder port(a,b:in std_logic; co,so:out std_logic); end component; component or2a port(a,b:in std_logic; c:out std_logic); end component; signal d,e,f:std_logic; begin u1:h_adder port map(a=ain,b=bin,co=d,so=e); u2:h_adder port map(a=e,b=cin,co=f,so=sum); u3:or2a port map(a=d,b=f,c=cout); end architecture fd1; 仿真波形： 测试结果及分析： … 20us～30us：0+1+0=01 30us～40us: 0+1+1=10 40us～50us: 1+0+0=01; 50us～60us: 1+0+1=10; 60us～70us: 1+1