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Verilog语言中阻塞和非阻塞赋值 Verilog语言中常见的错误 Verilog语言的4大法宝 Verilog语言的4大法宝 Wire----数据类型：Verilog结构化元件间的物理连线。 Reg ----数据类型：寄存器类型 Assign----连续赋值语句 Always----Always语句只要条件满足始终重复执行 连续赋值语句assign 连续赋值语句的执行是：只要右边表达式任一个变量有变化，表达式立即被计算，计算的结果立即赋给左边信号。 连续赋值语句之间是并行语句，因此与位置顺序无关。 过程赋值语句Always Verilog HDL 有两种过程赋值语句： initial 和 always 语句，实现行为建模。这两种语句之间的执行是并行的，即语句的执行与位置顺序无关。这两种语句通常与语句块（begin ....end）相结合，则语句块中的执行是按顺序执行的。 initial 语句只执行一次，即在设计被开始模拟执行时开始（0时刻）。通常只用在对设计进行仿真的测试文件中，用于对一些信号进行初始化和产生特定的信号波形。 always 语句与initial 语句相反，是被重复执行，执行机制是通过对一个称为敏感变量表的事件驱动来实现的 Verilog语言的4大法宝 assign、always例子： Verilog语言的4大法宝 在assign语句中赋值的变量要定义为wir