第2章TMS320C6000系列CPU、指令系统、伪指令汇总.pptVIP

第2章 TMS320C6000系列CPU、指令系统、伪指令 2.1 TMS320C6000系列CPU的结构 2.2 TMS320C6000系列CPU的数据通路和控制 2.3 TMS320C6000系列DSP的存储器 2.4 TMS320C6000系列DSP指令系统 2.1 TMS320C6000系列CPU的结构 TMS320C62x/C64x/C67xDSP的结构框图如图2-1所示。 2.2 TMS320C6000系列CPU的数据通路和控制 1. 通用寄存器组 2. 数据通路的功能单元 3. 寄存器组交叉通路 4. 存储器存取通路 5. 数据地址通路 6. TMS320C6000控制寄存器组 7. TMS320C67x控制寄存器扩展 8. TMS320 C64x控制寄存器扩展 2.3 TMS320C6000系列DSP的存储器 2.3.1 程序存储器 1. 片内程序存储器控制器 程序存储控制器在TMS320C62x/C67xDSP结构中的位置见图2-16。主要完成以下功能： 对CPU或者DMA提交的访问内部程序存储器的请求进行仲裁； 对CPU提交的通过外部存储器接口访问外部存储器的请求进行处理； 当内部程序存储器设置为cache时进行维护。 2.3.1 程序存储器 2. 片内程序存储器 TMS320C6201/C6204/C6205/C6701的内部程序存储器可以由用户配置为Cache或存储器映射的程序空间。如图2-17所示。 2.3.1 程序存储器 允许对一个存储区进行程序取指的同时在另一个存储区进行DMA访问，如图2-18所示。 2.3.2 内部数据存储器 1. 数据存储器控制器 数据存储器控制器在TMS320C62x/C67x DSP结构中的位置见图2-16。具有如下功能?： 对CPU和DMA控制器访问内部数据存储器的申请进行仲裁； 对CPU访问EMIF的申请进行处理； 作为CPU通过外设总线控制器访问内部集成外设的桥梁； CPU请求数据读并写到内部程序存储器；或者通过外围设备总线控制器的内部集成外设以及EMIF； DMA控制器请求对内部数据存储器进行读写； CPU不能通过数据存储控制器访问内部程序存储器。 2.3.2 内部数据存储器 2. 内部数据存储器 （1） TMS320C6201/C6204/C6205内部数据存储器的结构 （2） TMS320C6701内部数据存储器的结构 （3）内部存储器的双CPU访问 （4） 内部存储器的DMA访问 2.3.3 二级内部存储器 1. 一级程序Cache(L1P) CPU中32位地址中剩下的位将作为申请数据的唯一的标记，如图2-27所示。 2.3.3 二级内部存储器 命中时将在单周期内向CPU返回相应的数据。如图2-28所示为TMS320C62x直接映射缓存框图。 2.3.3 二级内部存储器 2. 一级数据Cache（L1D） 一级数据Cache（L1D）是含有64个集的4KB的双路联合集缓存，每行大小为32B，由于存取的最小单位为字，所以每一个申请提交的地址的最低2位都将被L1D忽略，位2作为字地址，位3和位4作为4个8字节子行的选择子，其后的6bit选择缓存中相应的组，地址中剩余的其他位作为申请数据的唯一标示，如图2-29所示。 2.3.3 二级内部存储器 L1D只能作为缓存，不能作为映射的存储器。同时也没有冻结和直通的模式，L1D的结构框图见图2-30。 2.3.3 二级内部存储器 3. 二级cache（L2） L2有5种操作模式，取决于CCFG寄存器的设置，图2-31是TMS320C62x的CCFG控制寄存器。 2.3.3 二级内部存储器 表2-14是TMS320C62x CCFG控制寄存器字段的详细描述。 字 段 描 述 L2MODE L2操作模式 L2MODE＝000b：无L2 Cache/全SRAM模式 L2MODE＝001b：1路 Cache/3/4映射SRAM L2MODE＝010b：2路 Cache/1/2映射SRAM L2MODE＝011b：3路 Cache/1/4映射SRAM L2MODE＝111b：4路 Cache L2MODE＝其他值，保留 IP 使L1P无效 IP＝0：普通L1P操作 IP＝1：所有L1P行无效 ID 使L1D无效 ID＝0：普通L1D操作 ID＝1：所有无效的L1D行使L1P无效 2.4 TMS320C6000系列DSP指令系统 2.4.1 TMS320C6000系列DSP指令集 1. 指令和功能单元之间的映射 2. 延迟时隙 3. 并行操作 4．条件操作 5． 资源限制 6．常用指令描述 2.4.2流水线 1．流水线操作的概述 1）取指阶段 2）译码阶段 3）执行阶段 2.