数字逻辑课g件第4章更新3.pptVIP

四. 二进制译码器的应用 译码器在数字系统中常用于地址译码，以选通（选中）设备，在控制信号的作用下，完成读写操作。 数字系统中的三总线：数据、地址、控制 例1：在某数字（微机）系统中，有如下电路，请分析其功能。 当/IORQ、/RD有效，且 A7…A0，读状态字； 当/IORQ、/WR有效，且A7…A0，写控制字。 C B A G2A G2B G1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74LS138 A7 A6 A5 A4 A3 /IORQ A2 A1 A0 地址线 ≥1 设 备 状 态 字 ≥1 设 备 控 制 字 数据线 /RD /WR 控制线 三态 Verilog HDL建模 当/IORQ、/RD有效，且 A8…A1，读状态字； 当/IORQ、/WR有效，且A8…A1，写控制字。 例如：调整一下，要求 用Verilog HDL建模 adder[8..1] n_iorq n_rd n_wr sel_r sel_w 读写控制模块 Verilog HDL源代码 仿真 例2：利用译码器产生存储器的片选信号 数据线 地址线 控制线 RAM 1KB RAM 1KB RAM 1KB RAM 1KB rd wr adder data cs 00_0000_0000 ...... 11_1111_1111 00_0000_0000 ...... 11_1111_1111 00_0000_0000 ...... 11_1111_1111 00_0000_0000 ...... 11_1111_1111 00 01 10 11 A9…A0 A11 A10 /MRQ 2 — 4译码器 实现： ●逻辑门 ●74LS139 ●Verilog HDL建模 000H~3FFH 400H~7FFH 800H~BFFH C00H~FFFH /Y7 /Y0 例3：写出图示电路（74LS138）中F3的逻辑表达式。 根据译码器 关于x、y、z 进一步：最简与或式、最简与非式、 最简或与式、最简或非式、 最简与或非式 思考：使能端接变量，F3 ? W 结论：采用译码器、逻辑门可以实现逻辑函数（逻辑功能）。 采用二进制译码器实现组合逻辑函数原理 n—2n译码器的输出，对应n个变量的全部最小项。所以，只要得到逻辑函数的最小项表达式，就可采用译码器和适当逻辑门实现之。 例4：用74LS139译码器和适当与非门实现全加器。 全加器真值表： 用高位变量 Ai 将两个2-4译码器 扩成3-8译码器。 Ai为0时， 工作 Ai为1时， 工作 1 2 1 2 /Y3 /Y0 /Y7 /Y4 请同学思考全减器的设计： 1.? 画出其卡诺图，并用与非门实现； 2.? 用74LS138译码器和最少的其它电路实现； 3. 用74LS139译码器和最少的其它电路实现； 4. 用Verilog HDL建模并仿真。 全减器真值表： 关键点： 理解全减器的逻辑含义，构造真值表。 4.5.2 多路分配器 （1） 多路分配器 (Demultiplexer)工作原理 D EN A0 A1 An … Y0Y1 Yk … k=2n 多路分配器 DEMUX 又称数据分配器，常用DEMUX表示。单输入，多输出。 多路分配器的功能是根据地址译码的指向，将输入数据D的逻辑值分配到相应的输出线上去。 Y0= D · m0 Y1= D · m1 … Yk= D · mk 当EN有效时 mk是An …A1 A0 的最小项 使能端 数据 输入 选择控制输入（地址） 输出 1 1 数据 使能 地址 功能： 1—4 多路分配器（DEMUX） 分析图示电路的逻辑功能 （2）1—4 数据分配器的Verilog HDL模型 Y0 Y1 Y2 Y3 D X1 X0 数据输入 选择控制变量 输出 n_en 使能 1 — 4数据分配器 module demux1_4 (n_en, D, X, Y); input n_en, D; input [1:0] X; output [3:0] Y; reg [3:0] Y; always @ (n_en or D or X) if ( ~n_en ) case ( X ) 2’b00 : Y[0]=D; 2’b01 : Y[