缩短测试时的种种限制.doc

缩短测试时间的种种限制 /power/Article/zhdz/200908/65780.html 作者：佚名 文章来源：不详 点击数：7 更新时间：2009-8-28 　　纳米制造工艺带来了更高密度的电路和更高的性能,但同时也带来了新的挑战。对于90nm以上工艺,系统和随机缺陷曾经一度是个麻烦,而今却是致命的缺陷。为了保证品质,就需要更多的测试方案以应对大量的、不同类型的缺陷。随着电路密度的增加,内部扫描元素的数量以及扫描链的长度也随之增加。通过一个因数逼进管芯面积的平方,更多的扫描方式和更长的扫描链延长了测试执行的时间,也正因如此增加了SoC的测试成本。 　　片上扫描压缩技术已经成形,它通过减少测试数字电路时间的方式减少测试执行的成本（参考文献1）。各种扫描压缩的架构都是可行的,都能有效地减少测试时间。方法是通过建立x倍长度的扫描链,而相应的在每个扫描链中只需要大约1/x的扫描元素。压缩有效地减少了扫描每个测试样本的时间。对于扫描压缩因数x（假设扫描链是十分平稳的,不存在任何形式的膨胀问题）,测试应用时间的缩减量是： 　　注意TATR是一个渐进的函数。例如,一个20倍的扫描压缩（x＝20）能够减少95％的测试应用时间(TATR = 95%),而50倍的压缩TATR能够达到98％。100倍的压缩可以减少99％的测试应用时间,它仅仅比50倍的压缩提高了1％。 　　通过使用成本模型,你会发现大于20倍的扫描压缩是否有益。研究人员（参考文献2）已经通过展开一个DFT成本模型（参考文献3）对比了不同扫描压缩方法,但是你还需要另外的模型以确定最理想的压缩比率。 我提出了一个构架,它对于执行扫描压缩可以做出完全的经济影响评估。利用这个模型,你可以确定更大的压缩是否会带来益处。如果是,能够节约的成本是多少。此外,我也提出了一个方程式,你可以根据它们对硅片面积的影响,对比压缩的结果。这样你就能够评估得出哪一种方式最合算。 测试执行和硅片面积 　　生产量巨大的公司往往都会评估测试应用时间的大幅减少问题。因为对于他们来说,哪怕每个管芯仅节约了一美分的成本,那么对于他们的产品周期却意味着节约了数百万美元。在这种情形下,他们都希望得到高TATR。而事实上,由等式1我们可以发现,以百分形式得出的节约成本在超过20倍压缩时就会变小。 　　假设测试可以简便执行,我们提高压缩比率的结果还涉及到两个成本之间的权衡问题：测试执行成本Cexec和硅片大小的间接成本Csilicon。只要测试执行的成本和硅片的间接成本持续下降,增加压缩比率以减少测试应用的时间就能有效地降低成本。所以,你需要将压缩比率从x增加到最理想的λ,从而将总成本降到最低, Ctotal = Cexec + Csilicon （图 1）。 　　如果假设测试仪器的利用率很高（大于90％）,那么数字电路测试的执行时间就是一个瓶颈,同时非测试装置的硬件成本会远远低于测试装置硬件的成本。测试执行成本作为压缩等级x的一个函数： 　　每个管芯上硅片面积的间接成本是： 　　由等式2和3,得到总成本： 　　在这些等式中,Ract是有用测试装置的成本（$/s）;Ttest是测试执行时间（s）;Tsetup是测试装置上IC的配置时间;Kt_time是一个常数,与单位管芯面积的测试时间相关（s/cm2）;α（x）是个标量,它用来估计坏管芯需要的少量测试时间： 　　式中βfail表示相对于坏管芯,好管芯平均所需测试时间的百分率。A(x)表示压缩等级x时的管芯面积。随着扫描链数量的增加,压缩电路的数量随之增加,所以A(x)能够表达为压缩的一个线性函数： 　　式中A0表示没有任何压缩时的管芯面积,γ是扫描压缩面积的比例因数,它表示压缩时增加的每个单元中管芯大小的碎片面积。Cs是一个硅片面积成本因数（$/cm2）。Y(x)表示在压缩等级x时的良品率,它取决于缺陷密度D（defects/cm2）： 最理想的节约成本 　　通过将压缩等级从x增加到最理想的等级λ,总成本Ctotal达到最小值时相应获得的节约成本： 　　图2描述了将等式5～7带入等式4,再应用等式8,得到不同的管芯面积A0所节约的成本。这个例子中的输入参数是目前最典型的制造环境。对于每一个压缩等级x,每一条特定曲线所表示的节约成本,都相应于压缩等级从x增至λ的节约成本（在图2中,λ的值非常接近曲线最低部分相应的压缩比率,即格线上节约成本为$10处）。例如,对于