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《电子线路设计、实验、测试》实验报告实验名称：4位二进制数加法器实验院 系：电子信息与通信学院专业班级：电信1401班 姓名：XXX学号：xxxxxx时间：地点：南一楼指导教师：2016 年 4 月 13 日4位二进制加法器实验一.实验目的1.熟悉ISE软件的使用2.熟悉并初步掌握Verilog HDL描述电路的方法3.掌握用仿真波形验证电路功能的方法4.熟悉使用ISE软件创建文件并下载到basys2开发板上的过程二.实验内容用ISE软件对4位二进制全加器实验进行仿真，采用4位二进制数加法器的数据流描述方式，由于被加数A和加数B都是4位的，而低位的进位Cin为1位，所以运算的结果可能为5位，用{Cout，Sum}拼接起来表示。然后对其进行仿真，最后创建约束文件，生成bit文件下载到basys2开发板上，对开发板进行操作。三.实验原理除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图1为全加器的方框图。图2全加器原理图。被加数Ai、加数Bi从低位向本位进位Ci-1作为电路的输入，全加和Si与向高位的进位Ci作为电路的输出。能实现全加运算功能的电路称为全加电路。全加器的逻辑功能真值表如表1中所列。信号输入端信号输出端AiBiCi-1SiCi0000000110010100110110010101011100111111表1 全加器逻辑功能真值表图1 全加器方框图图2 全加器原理图四位全加器四位全加器如图3所示，四位全加器是由半加器和一位全加器组建而成：图3 四位全加器原理图四、实验步骤与要求1.创建一个子目录，并新建一个工程项目。2.创建一个Verilog HDL文件，并将文件添加到工程项目中并编译整个项目，查看该电路所占用的逻辑单元(Logic Elements,LE)的数量。3.对设计项目进行时序仿真，记录仿真波形图。4.根据FPGA开发板使用说明书，对设计文件中的输入、输出信号分配引脚。即使用开发板上的拨动开关代表电路的输入，用发光二极管(LED)代表电路的输出。5.重新编译电路，并下载到FPGA器件中。改变拨动开关的位置，并观察LED灯的亮、灭状态，测试电路的功能。6.根据实验流程和结果，写出实验总结报告，并对实验波形图和实验现象进行说明。7.完成实验后，关闭所有的程序，并关闭计算机。五.仿真和测试结果下图为四位全加器仿真图:由仿真图可知电路正确。下图为内部电路模块图：【程序源代码】四位全加器：module adder(A,B,Cin,Sum,Cout); input[3:0]A, B; input Cin; output [3:0]Sum; output Cout; assign {Cout,Sum}=A+B+Cin;endmodule` 测试程序代码：module adder_tb;// Inputsreg [3:0] A;reg [3:0] B;reg Cin;// Outputswire [3:0] Sum;wire Cout;// Instantiate the Unit Under Test (UUT)adder uut (.A(A), .B(B), .Cin(Cin), .Sum(Sum), .Cout(Cout));initial begin// Initialize InputsA = 0;B = 0;Cin = 0;// Wait 100 ns for global reset to finish#100; A = 6;B = 9;Cin = 0;#100;A = 5;B = 7;Cin = 1;endendmodule约束文件代码：NET A[0] LOC = P11;NET A[1] LOC = L3;NET A[2] LOC = K3;NET A[3] LOC = B4;NET B[0] LOC = G3;NET B[1] LOC = F3;NET B[2] LOC = E2;NET B[3] LOC = N3;NET Cin LOC = G12;NET Sum[0] LOC = M5;NET Sum[1] LOC = M11;NET Sum[2] LOC = P7;NET Sum[3] LOC = P6;NET Cout LOC = N5;六：实验心得与体会这次实验较简单，通过这次实验我初步掌握了使用ISE软件编写程序并仿真然后生成bit文件下载到FPGA上面运行的全过程，我对Verilog编程通过FPGA控制有了进一步的了解。这次实验的不足之处是仿真文件不是很全面，没有把所有的512种情况全部都仿真出来。实验过程中没有遇到太大的困难。