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第五章 异步时序逻辑电路 5.1 异步时序逻辑电路模型 异步时序逻辑电路中没有统一的时钟脉冲信号，电路状态的改变是外部输入信号变化直接作用的结果。 根据电路结构和输入信号形式的不同，异步时序逻辑电路可分为脉冲异步时序逻辑电路和电平异步时序逻辑电路两种类型。 根据输入和输出之间的关系不同，Mealy型和Moore型两种结构模型。 脉冲异步时序逻辑电路 （1）结构 脉冲异步时序电路的一般结构如图 图中，存储电路可由时钟控制触发器或非时钟控制触发器组成。 （2）输入信号的形式与约束 ① 输入信号为脉冲信号； ② 输入脉冲的宽度必须保证触发器可靠翻转； ③ 输入脉冲的间隔必须保证前一个脉冲引起的电路响应完全结束后,后一个脉冲才能到来； ④ 不允许两个或两个以上输入端同时出现脉冲。 理由：因为客观上两个或两个以上脉冲是不可能准确地“同时”的，在没有时钟脉冲同步的情况下，由不可预知的时间延迟造成的微小时差，可能导致电路产生错误的状态转移。 注意 由于不允许两个或两个以上输入端同时出现脉冲，加之输入端无脉冲出现时，电路状态不会发生变化。因此，对n个输入端的电路，其一位输入只允许出现n+1种取值组合，其中有效输入种取值组合为n种。即只需考虑各自单独出现脉冲的n种情况，而不像同步时序逻辑电路中那样需要考虑2n种情况。 例如，假定电路有x1、x2和x3共3个输入，并用取值1表示有脉冲出现，则一