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时序逻辑电路设计 时序电路主要有触发器、寄存器、计数器、序列信号发生器和序列信号检测器等。 一、时钟信号和复位信号 1.时钟信号的描述 (1)若进程的敏感信号是时钟信号，这时时钟信号出现在PROCESS后的括号中。 例： PROCESS (时钟信号名) BEGIN IF (时钟信号变化条件) THEN 顺序语句； END IF； END PROCESS； (2) 在进程中用WAIT ON语句等待时钟 这样的电路没有敏感信号，进程通常停留在WAIT ON 语句上，只有时钟信号到来且满足一定条件时，其余语句才能执行。 例： PROCESS BEGIN WAIT ON (时钟信号名) UNTIL (时钟信号变化条件) 顺序语句； END PROCESS； (3) 时钟信号的边沿描述 时钟信号上升沿VHDL描述如下： IF (clk ‘ event and clk=’1‘) 或WAIT UNTIL RISING_EDGE(clk); 时钟信号下降沿VHDL描述如下： IF (clk event and clk=0) 或WAIT UNTIL FALLING_EDGE(clk); 2.复位信号 (1) 同步复位 同步复位是指，当时钟边沿有效且复位信号有效时，时序电路复位。 同步信号复位的VHDL描述如下： PROCESS(时钟信号名) IF (时钟信号变