《基于VHDL的学校作息时间系统设计》.docxVIP

北京邮电大学电子工程学院2012级数字电路与逻辑设计实验报告学校作息时间管理系统班级：07学号：班内序号：姓名： 2014/11/9目录任务要求3系统设计4设计思路4设计框图4分块介绍6仿真波形6VHDL源程序10功能说明25元器件清单25故障及问题分析26实验总结26任务要求题目一、学校作息时间管理系统基本要求：1、 该管理系统有常态、 考试和假日三种工作模式， 三种模式用一个按键 BTN实现切换，并用点阵进行显示：常态模式显示 N，考试模式显示 E，假日模式显示 H。 2、 常态模式：每天上午的 7 点50、下午 13 点 20和 18 点 20打预备铃，上午的 8 点、9 点、10 点 10 分、11 点10 分、下午的 13 点 30、14点 30、15点 40、16 点40、18点 30 和 19 点 30 打上课铃，上午的 8 点 50、9 点 50、11 点、12 点、下午的 14 点20、15 点 20、16 点 30、17 点 30、19 点 20 和 20 点 20 打下课铃，每天晚上的 23点打熄灯铃。 3、 考试模式：每天上午的 7 点50、下午 12 点 50打预备铃，上午的 8 点、10 点、下午的 13 点、15点打考试铃，上午的 12点和下午的 17 点打收卷铃，每天晚上的 23 点打熄灯铃。 4、 假日模式：只在晚上 23点打熄灯铃。 5、 铃声要求：预备铃声、上课玲声、下课铃声、熄灯铃声、考试铃声和收卷铃声至少用 3 种用不同的乐曲表示，每种铃声不短于 10 秒，不长于 20 秒，且上课铃声和考试铃声必须终止于开始时间， 下课铃声和收卷铃声必须起始于课程或考试结束时间。 6、 任何模式下，时钟都要走时正确，且可以用按键 BTN进行校正调节，时间用 6 个数码管显示。提高要求：1、 打铃时间可以人工修改2、 自拟其它功能。系统设计设计思路程序采用自顶向下设计的思路，先将主程序启动，然后依次启动子程序，主程序为蜂鸣器响铃部分，子程序包括数码管时间显示部分、点阵状态显示部分、时间校正部分、逻辑判断部分及按键防抖部分。设计框图系统结构图总体设计框图ASM图是否为H是否为N N YES时间是否为7 点50、下午 13 点 20…… NO时间是否为8：00，9:00。。。。。。 YES YES时间是否为8:50,9:50.。。。。。。 YY时间是否为23:00 N Y分频模块设计晶体振荡器是构成数字时钟的核心，振荡器的稳定度及频率的精度决定了数字钟计时的准确程度，它保证了时钟的走时准确及稳定。石英晶体的选频特性非常好，只有某一频率点的信号可以通过它，其它频率段的信号均会被它所衰减，而且振荡信号的频率与振荡电路中的R、C元件的数值无关。因此，这种振荡电路输出的是准确度极高的信号。本设计FPGA外部使用的是50MHz晶振，在其内部再根据需要进行分频。分频模块分别产生1kHZ、250HZ、1HZ脉冲信号。其中1KHZ作为读写时钟信号，250HZ为刷新频率，1HZ作为时钟基准时钟信号。VHDL源程序分频模块--50k分频，本程序中将50Mhz时钟信号分频至1khzlibrary ieee;use ieee.std_logic_1164.all;entity div_50k isport (clk_in: in std_logic;clk_out: out std_logic);end entity;architecture a of div_50k issignal tmp1:integer range 0 to 999;------------signal tmp2:integer range 0 to 24;-------------signal clktmp:std_logic;beginprocess(clk_in)beginif (clk_inevent and clk_in=1) thenif (tmp1=999) thentmp1=0; tmp2=tmp2+1;if (tmp2=24) then tmp2=0; clktmp=not clktmp;end if;else tmp1=tmp1+1;end if;end if; end process;clk_out=clktmp;end a;-4分频library ieee;use ieee.std_logic_1164.all;entity div_4 isport (clk_in: in std_logic;clk_out: out std_logic);end entity;architecture a of div_4 issignal tmp:integer range 0 to 1;signal clktmp:std_logic;beg