VHDL第6章仿真逻辑综合与(阅读).pptVIP

仿真的概念 仿真(simulation)是在电子系统设计过程中用来对设计的硬件描述和设计结果进行查错、验证的一种方法。 用VHDL语言描述电子系统后，每个层次的设计都需要进行正确性验证。 仿真是利用VHDL语言进行硬件设计的一个必不可少的步骤，它贯穿于设计的整个过程中。 基于VHDL语言的设计流程 仿真的层次 在硬件系统设计过程中一般要进行三次仿真 行为级仿真 RTL级仿真 门级仿真 行为级仿真 目的是验证系统的数学模型和行为是否正确，对系统的描述的抽象程度较高。 行为的验证和验证模块分割的合理性 在行为仿真时，VHDL的语法语句都可以执行。 RTL级仿真 也称为“前仿真” 目的是使被仿真模块符合逻辑综合工具的要求，使其能生成门级逻辑电路。 在RTL仿真时，不能使用VHDL中一些不可综合和难以综合的语句和数据类型。该级仿真不考虑惯性延时，但要仿真传输延时。 门级仿真 也称为“后仿真” 门级电路的仿真主要是验证系统的工作速度，惯性延时仅仅是仿真的时候有用，在综合的时候将被忽略。 用门级模型做验证，检查门的互连逻辑其功能是否正确 仿真程序的内容 (1)被测实体的引入 (2)被测实体仿真信号的输入 (3)被测实体工作状态的激活 (4)被测实体信号的输出 (5)被测实体功能仿真的结果比较，并给出辨别信息 (6)被测实体的仿真波形比较处理 仿真时的注意点 (1)仿真信号可以由程序直