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Verilog HDL学习报告 班 级 电气1091 学 号 姓 名 指导教师 李立 5月28日 ●Verilog HDL简介 Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种以文本形式来描述硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的Verilog HDL从C语言总集成了许多操作符和结构，源文本文件由空白符号分隔的词法符号流组成。词法符号的类型有空白符、注视、操作符、数字、字符串、标识符和关键字等，从形式上和C语言有许多相似之处。 Verilog HDL模块的基本语法 Module模块名（端口列表）端口说明（input,outpout,inout）endmodule 参数定义延时说明块数据类型定义任务和函数连续赋值语句（assign）底层模块实例过程块（initial和al