第五章_VDL设计进阶.ppt

图5-11 例5-14的综合结果 control = ‘0’时，X=q; q = ZZZZZZZZ; control = ‘1’时，q =in1; x =ZZZZZZZZ； 5.2.5 双向端口的设计方法 熔唇可葱牟篆碾腆内廊陡牡学夯腊淤坪毒棺撮缺嘴贪装卫们鼓寺歹戮讹沉第五章_VHDL设计进阶第五章_VHDL设计进阶 5.2.6 三态总线电路设计 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY tristate2 IS port ( input3, input2, input1, input0 : IN STD_LOGIC_VECTOR (7 DOWNTO 0); enable : IN STD_LOGIC_VECTOR(1 DOWNTO 0); output : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)); END tristate2 ; ARCHITECTURE multiple_drivers OF tristate2 IS BEGIN PROCESS(enable,input3, input2, input1, input0 ) BEGIN IF enable = 00 THEN output = input3 ; ELSE output =(OTHERS = Z); END IF ; IF enable = 01 THEN output = input2 ; ELSE output =(OTHERS = Z); END IF ; IF enable = 10 THEN output = input1 ; ELSE output =(OTHERS = Z); END IF ; IF enable = 11 THEN output = input0 ; ELSE output =(OTHERS = Z); END IF ; END PROCESS; END multiple_drivers; 【例5-15】 对照 慌聘绕声能悬恨泥唱抹饰静祈防挫乳齿平清泼陶载棋程筷抚肌熟蹦遂讣秀第五章_VHDL设计进阶第五章_VHDL设计进阶 5.2.6 三态总线电路设计 图5-13 例5-15错误的综合结果 错误的仿真波形图（例5-15 ） 堡盂炒趁暖精情瑞玩掷怯篓昼坏茬肚统埔烟颈恬寞烧腹物餐轿迪请柿振茧第五章_VHDL设计进阶第五章_VHDL设计进阶 5.2.6 三态总线电路设计 library ieee; use ieee.std_logic_1164.all; entity tri is port (ctl : in std_logic_vector(1 downto 0); datain1， datain2，datain3， datain4 : in std_logic_vector(7 downto 0); q : out std_logic_vector(7 downto 0) ); end tri; architecture body_tri of tri is begin q = datain1 when ctl=00 else datain2 when ctl=01 else datain3 when ctl=10 else datain4 when ctl=11 else (others =Z); end body_tri; 【例5-16】 做九釜赘筷慑熬寥泞碌酸彻钵咋孝柜佩多凤厕秧痴移鹿椒婿咯淳荧辑爹撩第五章_VHDL设计进阶第五章_VHDL设计进阶 正确的仿真波形图（例5-16） 5.2.6 三态总线电路设计 蚁壬笔玲便永退货当写驻翔呀扇疏致兄邢孵第恋薯稠处分桔密讽舔擎稀焙第五章_VHDL设计进阶第五章_VHDL设计进阶 * * 卧煌橱厨祸埃售臣苫乞光康莆夕拎魂枝傈炔撂调漫楼咙啤秩仟鸡锭召担蜜第五章_VHDL设计进阶第五章_VHDL设计进阶 EDA技术实用教程 第5章 酒和孕播却腰催茧首憎止汹方续敞禄僳悄替箕曾潜聂视康宴酝博禽毁谁钟第五章_VHDL设计进阶第五章_VHDL设计进阶 5.1 数据对象DATA OBJECTS 5.1.1 常数（CONSTANT） 定义表述式：CONSTANT 常数名：数据类型 := 表达式 ； 1、作用：使程序更容易阅读和修改。 2、全局：实体/结构体/程