EDA技术及应用_第2章.pptVIP

* c. 异或逻辑组态 * d. 单乘积项组态 * e. 多模式组态 * （1）使用灵活。 乘积项共享阵列的输入来自4个或门，而其4个输出则用来控制该单元中的4个触发器。至于哪一个或门送给哪一个触发器不是固定的，而靠编程决定，一个或门输出可以送给几个触发器，一个触发器也可以同时接受几个或门的输出信息，甚至还可以跨过PTSA直接将或门输出送至某个触发器。 GLB总结 Product Term Sharing Array * （2）同一GLB中的触发器必须同步工作。 虽然输出逻辑宏单元中4个D触发器的时钟是连在一起的，但所使用的时钟信号却有多种选择，可以是全局时钟，也可以是片内生成的乘积项时钟。不同GLB中触发器可以使用不同的时钟。 （3） 同一GLB中4个触发器同时复位。 复位信号可以是全局复位信号或GLB中乘积项产生的复位信号，两者始终是或的关系。 GLB是ispLSI芯片中最关键的部件，它是一种标准逻辑块。 * 3、ispLSI1032---IOC结构(Input Output Cell) 输入输出单元 * ispLSI1032---IOC组态 * 4、ispLSI1032---ORP (Output Routing Pool) 输出布线区 * 5、ispLSI1032---CDN(Clock Distribution Network) 时钟分配网络 * 6、ispLSI1032---命名方法 * 2.5 FPGA的结构特点 Xilinx在1985年首次推出了FPGA，随后不断推出新的集成度更高、速度更快、价格更低、功耗更低的PLD器件系列。包括： CPLD：CoolRunner、XC9500系列 FPGA：XC2000、XC4000、Spartan和Virtex、VirtexII pro、Virtex4 Virtex-4系列FPGA采用90nm工艺制造，可提供密度达20万逻辑单元和高达500MHz的工作速度。 (1) 侧重普通逻辑应用：Virtex-4 LX。 (2) 侧重数字信号处理应用：Virtex-4 SX。 (3) 侧重高速串行连接和嵌入式处理应用：Virtex-4 FX。 * 2.5.1 Xilinx公司FPGA的基本结构 主要由三个部分组成：可编程逻辑功能块、可编程输入/输出块、可编程内部互连资源。 * 1、CLB结构示意图（Configurable Logic Blocks） * 2、 IOB结构示意图（Input Output Blocks） * 3. 内部互连资源PI （Programmable Interconnect）和 开关矩阵SM（Swiching Matric） （1）长线互连 水平长线 外侧的四条长线 垂直长线 * （2）直接互连（Direct Interconnect） 每个CLB与其周围的4个CLB之间及最外层CLB与相邻IOB间的连接，这种连接方式的工作速度最高。 （3）一般互连 和开关矩阵 BB CB DB BC BD CC CE DC DE SM SM SM SM 一般互连 开关矩阵 * 2.5.2 FPGA与 CPLD的比较 1、逻辑单元的粒度不同 FPGA中逻辑单元粒度小，其输入变量为4～8，输出为1～2，每块芯片中有几十到几万个这样的逻辑块。 CPLD中逻辑块粒度则较大，通常有数十个输入端和一、二十个输出端，每个芯片只分成几块或几十块。 使用时，CPLD不如FPGA灵活 * 2、逻辑块之间的互连结构不同 CPLD： 集中式的互连，其特点是等延时，设计者可事先 预知所设计电路的时延。 FPGA：分布式的互连，其延时与系统布局有关，设计者 无法事先预知所设计电路的时延。 使用时，CPLD优于FPGA 3、应用场合不同 CPLD： 逻辑强但寄存器少，有利于控制密集型系统。 FPGA：逻辑弱但寄存器多，有利于数据密集型系统 常应用于需要大量数据处理能力的通讯领域。 * * * * * * * * 第2章 可编程逻辑器件基础 * 2.1 PLD的基本结构和表示方法 可编程逻辑器件（PLD）：Programmable Logic Device PLD的应用和发展简化了电路设计、降低了成本，提高了系统的可靠性和保密性，推动了EDA工具的发展，而且改变了数字系统的设计方法。 EDA技术应用的一个重要基础 * 2.1.1 PLD的与或阵列结构及表示方法 任何一个逻辑函数都可以用与—或逻辑式表示，亦即用一个与—或