Quartus软件使用指南quartus.ppt

实验一 实验目的：熟悉使用quartusII8.0软件，能够使用该软件进行VHDL程序设计，并进行综合，以及仿真验证其逻辑功能 为了尽快的了解该软件,这节课以课堂上讲的2选1多路选择器这个示例,作为软件使用向导,只要对此实验的整个流程操作一遍,你就会对EDA软件的使用方法有个初步的了解. 以上时序仿真，会考虑延时信息，接下来做功能仿真 查看网表 实验二 熟悉quartusII8.0软件 了解整个开发流程，掌握文本输入，综合，仿真 掌握模块化编程思想 半加器程序 全加器 实验步骤 （1）在硬盘里面新建一个文件，比如在 D 盘新建一个文件夹名为f_adder (2)打开quartursII8.0,选择新建工程，如下图所示 （3）为工程选择目录，如下图所示 （4）目录选择完毕，给顶层命名，这里取名为f_adder (5)其它选择默认，芯片选择同第二课一样 （6）点击“finish”完成工程向导 （7)新建文本，先输入半加器文本，再输入全加器文本。用两个文本，分别输入 （8）编译，仿真 功能仿真波形图 观察网表 作业：实现一个4位的加法器 实体如下 实验三 掌握逻辑开发工具（quartusII） 掌握逻辑开发整套流程 理解vhdl语言的结构框架 掌握模块化编程思想，学会逻辑开发工程管理 学会分析时序图 本次试验重点实践VHDL语言的库、 程序包、 实体 、结构体 一个程序通常有四部分组成，库和程序包、实体、结构体、配置 每写一个程序，都应该申明库和程序包 一个程序里面含有一个实体，结构体有多个，当有多个结构体时，需要用配置语句来说明 功能仿真：功能仿真主要是去验证开发人员设计的逻辑，仿真时内部不含有延时信息 时序仿真：该仿真能够比较真实的反应逻辑在芯片内部的信息，不仅能够反映出逻辑功能，还能反映包含走线延时或逻辑延时的时序。 目前我们还在初级阶段，建议做功能仿真即可 一个工程或设计可能由多个文件构成，但是顶层文件就一个。通常在顶层文件上去调用已经设计好的底层文件。 在多层次的设计中，高层次的设计模块调用低层次的设计模块，构成模块化的设计。 在使用quartusII的时候，要注意每一个设计都需要一个工程，无论这个设计有多大，都要一个工程来支持。在做的时候，可以先在硬盘里面新建文件夹，下一步就是创建工程，工程存放的路径就是你所创建的文件夹。这样方面有利于后续工作的进行，有错的时候也比较容易排错。 新建工程时，第一步是选择路径 第二步是给工程命名，注意：工程名最好和顶层文件名保持一致。例如，一个顶层文件名为f_adder,那么在创建工程时，应该给这个工程取名为f_adder. 时序图的分析 如图 功能仿真步骤 当文本编辑完成以后，选择 或 创建波形文件 由于分析与综合，没有产生仿真网表，所以不可以直接点击仿真按钮，需要先生成功能仿真网表 操作如下 多位加法器实现 本次试验在前面的基础上，来实现多位加法器 多为加法器实现原理 新建文件夹 命名为n_adder 把h_adder.vhd,f_adder.vhd,拷贝到这个文件里面，后面要使用这两个文件 新建工程，工程因为n_adder 新建一个程序包 为了方面使用，建立一个程序包如下 编写顶层文件 编译，仿真，验证逻辑是否正确 当ain=11,bin=10,cin=0,sum=5,cout=1, 当ain=11,bin=10,cin=1,sum=6,cout=1 思考 有没有其它的方法实现多位加法器？有的话请尝试实现。 实验四 时序电路 一、实验目的： 学习VHDL语言的对时序电路的表示方法。 二、实验内容： 1、用VHDL语言进行一个时序数字电路的输入 2、用quartus II对输入的电路进行编译 3、用quartus II对编译后的电路进行软件仿 真 4、用quartus II查看网表 5、比较信号和变量在逻辑电路中的差别 按照实验二步骤，先完成工程创建，接着编写源文件。 可以再新建一个工程来做，也可以在第一个源文件的基础上稍作修改 仿真的文件的设置 时钟：在这里可以设置时钟为20MHz,即周期为50ns 复位信号：复位信号是低电平有效，复位信号是在系统刚启动时有效，所以先把复位信号拉低，过了一段时间后拉高 数据输入：随意设置，为了显示，可以设置为二进制的显示方式 输出：可以加入中间信号temp来显示，这里没有加。为了观察方便，也可以设置为二进制的显示格式。 源文件1的结果 源文件2的结果 点击这个，选择工程存放路径 选到你新建好的路径 库、程序包 实体（Entity） 结构