FPGA与PC的USB2.0通信实现.docxVIP

FPGA使用USB2.0接口同PC进行同步传输FPGA端完整的应用方案参考官方的AN61345文档《Designing with EZ-USB FX2LP Slave FIFO Interface using FPGA》，同时附有verilog，VHDL，芯片固件库函数。参考官方的《EZ-USB Technical Reference Manual》文档基于CY7C68013A模块，使用SLAVE-FIFO模式要先整理好数据传输的流程和编写好状态机，主要参考文档2一系统硬件内部框图硬件连线引脚说明：SLRD FIFO读使能，同步模式可以和SLOE连在一起SLWR FIFO写使能SLOE 允许FIFO数据输出使能FIFOADR[1:0] 端口地址选择FD[15:0] 16-bit data bus. FlagA/FlagB/ FlagC/FlagD 端口2输出空标志 =1可读出，输出满表示有数据，可读出。端口6输入满标志 =1可写入，输入空表示缓冲器没有剩余空间可写入了IFCLK 48 MHz and is generated by FX2LP.用于同步PARASET[2:0]我自己添加的，以便后面增加额外功能或工作方式。端口配置端口2 地址00，输出，四缓冲*512K Bytes端口6 地址10，输入，四缓冲*512K Bytes（16位的接口应该每来一次数据和每写一次数据需要25