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第七章 8086时序 1.时序概念: 时钟周期(T状态周期) 机器周期(总线周期) 指令周期 空闲状态周期TI 等待周期Tw 2.典型总线周期 存储器及外设读写周期 中断响应周期 总线请求/响应周期 1.有利于我们深入了解指令的执行过程 2.有利于我们在编程时适当选用指令以缩短指令的存贮空间和指令执行时间 3.CPU与存贮器或I/O端口连接时，要考虑如何实现时序上的配合 4. 微型机用于实时控制时,必须估计或计算CPU完成操作所需时间,以便与控制过程配合 举例 1.时钟周期 (T状态周期Clock Cycle) T1 T2 T3 T4 2.1 概 述 微处理器内部操作的最基本时钟单元，宽度为时钟信号相邻两上升沿之间的时钟间隔。 一、概念 2.机器周期(总线周期Bus Cycle) 微机处理器BIU与外部电路之间进行一次数据传送操作所占用的时间，包含若干个时钟周期。 T1 T2 T3 T4 TI T1 T2 T3 T4 总线周期 总线周期 地址 数据 地址 AD CLK 数据 3.指令周期(Instruction Cycle) 执行一条指令所需要的时间，由一至若干个机器周期组成。 二、基本机器周期 1.存储器读和外设读周期 2.存储器写和外设写周期 3.中断响应周期 4.总线请求/响应周期 2.2 典型总线周期分析 Intel 8086微处理器采用总线复用操作方式8086的16位数据总线和地址总线的低16位是共用的，典型的总线周期如图 T1 T2 T3 T4 TI T1 T2 T3 T4 总线周期 总线周期 地址 数据 地址 AD CLK 数据 在没有插入等待时钟周期TW的情况下，总线周期由4个时钟周期组成，即图中T1、T2、T3、T4 在T1期间CPU把存储器或外设的地址放到总线上，这些地址信息由ALE控制锁存到地址锁存器中，以便使总线上可以传送数据信息。 T2期间分时复用的地址/数据总线处于高阻态，以便为读入或写出数据作准备。 在T3和T4期间，读或写的数据出现在总线上，以使完成读或写的操作。 等待周期TW： T1 T2 T3 TW 一个总线周期 数据输入 地址输出 T4 READY 地址总线 READY信号的定时波形 如果在T3周期结束之前，存储器或外设未准备好数据传送，就要启动输入CPU的READY线使之变低电平，从而在T3和T4之间插入一个或多个TW等待周期，直到READY变高，转入T4周期，完成读写操作。 空闲状态周期TI： 8086执行部件EU和总线接口部件BIU在一定程度上独立并行工作，只有当BIU为了填满指令队列或EU执行指令需要与外部交换数据时，申请一个总线周期，此时BIU才执行一个总线周期。因此在两个总线周期之间，可能会存在一些BIU空闲时钟周期。 一、8086读总线周期 T1 T2 T3 T4 一个总线周期 CLK A19~A16 S6~S3 A19/S6 ~ A16/S3 BHE/S7 DATA IN AD15 ~ AD0 ALE 低=I/O，高=M M/IO RD DT/R DEN A15~A0 举例 二、8086具有等待状态的读总线周期 T1 T2 T3 TW 一个总线周期 CLK A19~A16 A19/S6 ~ A16/S3 BHE/S7 DATA IN AD15 ~ AD0 ALE 低=I/O， 高=M M/IO RD DT/R DEN A15~A0 T4 READY WAIT READY S6~S3 三、8086写总线周期 T1 T2 T3 T4 一个总线周期 CLK A19 ~ A16 S6 ~ S3 A19/S6 ~ A16/S3 BHE/S7 DATA OUT AD15 ~ AD0 ALE 高=I/O，低=M M/IO WR DT/R DEN A15~A0 四、8086具有等待状态的写总线周期 T1 T2 T3 T4 一个总线周期 CLK A19 ~ A16 S6 ~ S3 A19/S6 ~ A16/S3 BHE/S7 DATA OUT AD15 ~ AD0 ALE 高=I/O，低=M M/IO WR DT/R DEN A15~A0 TW READY WAIT READY 五、8086最小模式下的总线保持 ~ ~ ~ ~ ~ ~ ~ ~ T4 OR TI CLK HOLD HLDA AD15 ~ AD0 A19/S6 ~ A16/S3 六、8086中断响应周期 T1 T2 T3 T4 T1 T2 T3 T4 向量类型 ALE AD0 ~ AD15 INTA DEN CLK 第一个中断响应周期 第二个中断响应周期 eg. 使AX清零 MOV AX, 0 三字节 4T SUB AX, AX 二字节 3T XOR AX, AX 二字节 3T eg. MOV AX