秒表简洁版解答.doc

FPGA嵌入式系统设计专题实践 结课论文 题目： 秒表 专业：电子信息工程 班级：电子Z1201 姓名：刘文月 学号：1210910112 设计题目：秒表 设计目标： 利用VHDL语言设计基于计算机电路中时钟脉冲原理的数字秒表。该数字秒表能对0秒～59分59.99秒范围进行计时，显示最长时间是59分59秒。计时精度达到10ms。设计了复位开关和启停开关。复位开关可以在任何情况下使用，使用以后计时器清零，并做好下一次计时的准备。 设计原理：（含系统总的原理图） 系统总原理 图1 系统组成框图 图2 系统总原理图 系统下各部分原理 分频模块 通过将28M始终进行分频，将两个不同频率分别传输给百分之一秒计数模块与做计数脉冲，以及扫描部分的计数脉冲。 计时模块 计时模块执行计时功能，计时的方法是对标准时钟脉冲计数。由于计时范围是0秒~59分59.59秒，所以计时器可以由两个60进制计数器和一个100进制计数器构成，其中分和秒采用60进制计数器，毫秒采用100进制计数器。 显示模块 显示模块的作用是将计时值在LED七段译码数码管上显示出来。计时电路产生的计