计算机组成原理第六章CPU的结构和功能..pptVIP

算术逻辑单元 状态条件寄存器 程序记数器PC 地址寄存器AR 地址总线ABUS 数据总线DBUS 累加器AC 缓冲寄存器DR CPU ALU 指令寄存器IR 指令译码器 操作控制器 时序产生器 时钟 状态反馈 取指控制 执行控制 c c c c +1 000 020 20 21 22 23 24 30 31 40 CLA ADD 30 STA 40 NOP JMP 21 000 006 000 020 CLA CLA 000 021 算术逻辑单元 状态条件寄存器 程序记数器PC 地址寄存器AR 地址总线ABUS 数据总线DBUS 累加器AC 缓冲寄存器DR CPU ALU 指令寄存器IR 指令译码器 操作控制器 时序产生器 时钟 状态反馈 取指控制 执行控制 c c c c +1 20 21 22 23 24 30 31 40 CLA ADD 30 STA 40 NOP JMP 21 000 006 000 020 CLA CLA 000 021 ADD指令的指令周期 ADD指令的指令周期由三个CPU周期组成。 第一个CPU周期为取指令阶段。 第二个CPU周期中将操作数的地址送往地址寄存器并完成地址译码。 在第三个CPU周期中从内存取出操作数并执行相加的操作。 一个CPU周期 一个CPU周期 取指令阶段 执行指令阶段 开始 取指令 PC+1 对指令 译码 送操作数 地址 取