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2016-12-24 发布于河南
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对地址计数器模块进行VHDL描述输入端口：clkinc 计数脉冲 cntclr 计数器清零输出端口：rdaddr RAM读出地址，位宽10位 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity addr_cnt is port ( clkinc, cntclr : in std_logic; wraddr : out std_logic_vector (9 downto 0) ); end addr_cnt; architecture one of addr_cnt is signal tmp : std_logic_vector (9 downto 0); begin process (clkinc, cntclr) begin if clkincevent and clkinc = 1 then if cntclr = 1 then tmp = (others = 0); else tmp = tmp + 1; end if; end if; end process; wraddr = tmp; end one; 六、根据原理图写出相应的VHDL程序： Library ieee;Use ieee.std_logic_1164.all;Entity mycir is? ? ? ? Port ( A, B, clk : in std_logic;? ? ? ? ? ? ? ? ? ? ? ? Qout?: out std_logic);End mycir;Architecture behave of mycir is? ? ? ? Signal ta, tb, tc;Begin? ? ? ? tc = ta nand tb;? ? ? ? Process (clk)? ? ? ? Begin? ? ? ? ? ? ? ? If clk’event and clk = ‘1’ then? ? ? ? ? ? ? ? ? ? ? ? Ta = A;? ? ? ? ? ? ? ? ? ? ? ? Tb = B;? ? ? ? ? ? ? ? End if;? ? ? ? End process;? ? ? ? Process (clk, tc)? ? ? ? Begin? ? ? ? ? ? ? ? If clk = ‘1’ then? ? ? ? ? ? ? ? ? ? ? ? Qout = c;? ? ? ? ? ? ? ? End if;? ? ? ? End process;End 四、阅读下列VHDL程序，画出原理图（RTL级） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY HAD IS PORT ( a : IN STD_LOGIC; b : IN STD_LOGIC; c : OUT STD_LOGIC; d : OUT STD_LOGIC ); END ENTITY HAD; ARCHITECTURE fh1 OF HAD IS BEGIN c = NOT(a NAND b); d = (a OR b)AND(a NAND b); END ARCHITECTURE fh1; 五、请按题中要求写出相应VHDL程序带计数使能的异步复位计数器输入端口： clk 时钟信号 rst 异步复位信号 en 计数使能 load 同步装载 data （装载）数据输入，位宽为10 输出端口： q 计数输出，位宽为10 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT1024 IS PORT ( CLK, RST, EN, LOAD : IN STD_LOGIC; DATA : IN STD_LOGIC_VECTOR (9 DOWNTO 0); Q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) ); END CNT1024; ARCHITECTURE ONE OF CNT1024 IS BEGIN PROCESS (CLK, RST, EN, LOAD, DATA) VARIABLE Q1 : STD_LOGIC_VECTOR (9 DOWNTO 0); BEGIN IF RST