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VHDL语言语言顺序描述语句 电子设计自动化技术 VHDL主要描述语句 并行处理语句 顺序处理语句 在结构体（ARCHITECTURE）中 执行的语句 在进程（PROCESS） 函数（FUNCTION） 过程（PROCEDURE） 中执行的语句 硬件描述的特点 高级语言的特点 VHDL顺序语句 顺序语句只能出现在进程（Process）、函数（Function）和过程（Procedure）中； 顺序语句像高级计算机语言一样，按其出现的先后顺序依次执行； 用来描述复杂的逻辑关系及逻辑运算。 常用的顺序处理语句有： 信号代入语句 变量赋值语句 CASE语句 IF语句 LOOP语句 VHDL顺序语句 1、信号代入语句 格式： 目的信号量=信号量表达式； 目的信号量=信号量表达式 AFTER N ns； 注意： 信号代入语句和关系操作符相同“=”，但其使用位置不一样，应根据上下文加以判断； 信号代入语句两边信号量的数据类型及位长度必须一致。 延时只在仿真时起作用，逻辑综合时被忽略。 信号赋值不是立即发生，而是在进程结束时。 VHDL顺序语句 例： architecture abc of example is signal c :STD_LOGIC; begin PROCESS(a,b) begin c=a and b after 1