自动布局布线软件课件.ppt

装载天线效应约束文件 天线效应--在集成电路制造过程中的金属等离子刻蚀阶段，接到器件栅极上的金属会收集电荷，如果电荷积累到一定程度，栅极的薄氧层会被击穿，器件因此失效 。 为了能让Astro在布线过程中避免出现天线效应，首先要装载由Foundry提供的天线效应约束文件（.clf）。命令为： load “天线效应约束文件名” 有两种方法可以修复天线效应违反，一种方法是铝线跳到顶层，另一种方法是在栅极附近增加二极管。 */74 分布式布线设置 随着芯片规模的增加，连线数越来越多，因此布线是个非常费时的过程。如果存在多个CPU，为加快布线，可以采用分布式布线的方式。在设计窗口中选Route Setup-Distributed Routing Setup。在弹出的窗口中选择“Connect”选项。 */74 布线选项设置 设置的原则是根据设计的需要，在设计的时序、DRC规则和CPU 的运行时间上作出平衡。 这些选项设置会影响以下操作：部分连线布线、全局布线、布线通道分配、详细布线、布线修复、区域布线、布线的优化等。 在设计窗口中选Route Setup-Route Common Options */74 布线高级选项设置 这部分选项设置主要是为了避免布线时出现的天线效应。 在设计窗口中选Route Setup-HPO Signal Route Options。 */74 时钟线布线 在普通信号布线前，先对部分特殊的互连线进行布线，比如时钟信号线或关键时序路径连线，布完这些线后，先进行时序分析看是否满足要求然后再布其它连线。 在设计窗口中选择Route-Net Route Group，选择窗口中的“All clock nets”和“Trim antenna of users wire”选项，其余选项缺省。相应的脚本为： */74 普通信号线布线及时序分析 在设计窗口中选Route-Auto Route， 弹出对话框中对“Search Repair Loop”的次数进行设置，一般设为5，若布线修复的次数设的过多，会比较费时。 */74 普通信号线布线及时序分析 布线完成后要求不能存在设计规则和天线效应的违反。查看如下日志文件即可判断是否存在设计规则和天线效应的违反。 DRC-SUMMARY: @@@@@@@ TOTAL VIOLATIONS = 0 (0) //表示不存在设计规则违反 @@@@ Total nets not meeting constraints = 0 //表示不存在天线效应违反 */74 布线完 的时序报告 Slack 都要为正 */74 布局布线完版图—修改显示层次前 */74 布局布线完版图 修改显示层次 */74 布线后的各项性能分析 布线完成后需要进行各项性能分析，包括： 1.静态时序分析--要求时序上（建立时间、维持时间、最大跳变时间和最大负载电容）不能有任何违反。 2.串扰分析--深亚微米工艺下，连线间的耦合电容在不断增加，而设计的时序要求却不断提高，因此串扰问题将变得越来越严重。 3.功耗、压降和电迁移分析 */74 版图验证 1.设计规则检查（DRC） Astro内嵌有设计规则检查工具，但这只是门级的设计规则检查，版图数据并不完整，因此检查结果并不准确。 2.版图与原理图的一致性验证（LVS） 将从版图中提取的电路网表和设计的网表进行比较，确保两者一致。同样这只是门级的LVS检查。在设计窗口中选Verify- LVS。要求不能存在短路、开路的违反。 */74 LVS报告 */74 LVS错误查看 有错误，就 需要查看错 误类型 */74 LVS错误查看 */74 数据输出 --.SDF文件 输出用于反标的延时文件 （后仿真用） */74 数据输出--.sv网表文件 输出Verilog网表文件（后仿真用和LVS用） */74 数据输出--.gds文件 输出GDS文件（Calibre 做DRC） */74 后仿 与逻辑综合完时序仿真步骤一样： 1.将布局布线完导出的SDF文件添加到Testbench中 2.创建新的工程 3.添加布局布线完导出的网表文件fsk_layout.sv 4.添加标准单元的Verilog模型文件 /home/smic/smic_40/SCC40NLL_HS_RVT_V0 p1a/verilog/SCC40NLL_HS_RVT_V0p1.v 5.添加输入输出IO的Verilog模型文件 /home/smic/smic_40/SP40NLLD2RN_3P3V_V 0p2/verilog/SP40NLLD2RNP_3P3V_V0p