百秒内任意设置倒计时秒表,Verilog编程,basys2开发板.docVIP

DDPP课程设计 0~99秒可设置倒计时器的简单设计与实现 本设计基于Xilinx ISE Design Suite 13.2软件开发平台和其综合工具进行0~99秒可设置倒计时器数字电路的功能设计，在FPGA BSSYS2开发板上来完成设计的测试和实现。 I、总体RTL SCHEMATIC： 端口说明： CLK_IN为50MHZ时钟输入； PAUSE 计时暂停； RESET 计时重置； S1，S0为重置时设置的倒计时的高位和次高位的起始值； QA_OUT连接到数码管阳极； QC_OUT连接到八段数码管（含小数点）阴极； 图 1 RTL SCHEMATIC整体图 图 2 RTL SCHEMATIC细节图 II、源程序 主模块顶层程序top.v： module top(CLK_IN,RESET,PAUSE,S1,S0,QC_OUT,QA_OUT); input CLK_IN,RESET,PAUSE; input [3:0] S1,S0; output [7:0] QC_OUT; output [3:0] QA_OUT; wire CLK_OUT; wire CLK2_OUT; wire [3:0] Q1,Q2,Q3,Q4; wire [7:0] Q1_OUT,Q2_OUT,Q3_OUT,Q4_OUT; frediv f1(CLK_OUT,CLK