惠州学院数电6时序逻辑电路分析.ppt

6.1 概述 6.3 常用时序逻辑电路 6.3 常用时序逻辑电路 6.3 常用时序逻辑电路 6.3 常用时序逻辑电路 异步十进制加法计数器的时序图 和同步计数器相比，异步计数器具有结构简单的优点。但异步计数器也存在两个明显的缺点：一个是工作频率比较低，因为异步计数器的各级触发器是以串行进位方式连接的；第二个是在电路状态译码时存在竞争－冒险现象。 二－五－十进制异步计数器74LS290 F1和F3的CP端从CP1端单独引出。若以CP0为计数脉冲输入端、Q0为输出端，即得到二进制计数器（或二分频器）；若以CP1作为计数脉冲输入端、Q3为输出端，则得到五进制计数器（或五分频器）；若将CP1与Q0相连，同时以CP0为计数脉冲输入端、Q3为输出端，则得到十进制计数器（或十分频器）。 三、任意进制计数器的构成方法： 目前常见的计数器芯片在计数进制上只做成应用较广的几种类型，如十进制、十六进制、7位二进制、12位二进制、14位二进制等。在需要其它任意一种进制的计数器时，只能用已有的计数器产品经外电路的连接方式得到。 假定已有的是N进制计数器，而需要得到M进制计数器。 1．当MN时：应使计数过程中跳跃N－M个状态 两种方法：置零法（复位法）和置数法（置位法）。 置零法如右图所示。电路一进入SM状态就立即被置成S0状态，所以SM状态仅在极短的瞬时出现，在稳定的状态循环中不包括SM状态。置零法适用于有