第三VHDL程序设计3.ppt

* * 2、SRAM * * 仿真结果： * 第3章 习题四 1、给触发器复位的方法有哪两种？如果时钟进程 中用了敏感信号表，哪种复位方法要求把复位 信号放在敏感信号表中？ 2、设计一个任意 n 分频的分频器。 3、设计一个用于时钟（分、秒）计数的 60进制 的计数器（分个、十位）。 4、设计一个用于时钟（小时）计数的 24进制的 计数器（分个、十位）。 5、给定一个参考晶振频率 f = 1MHz，设计一个 数字电子表。 人有了知识，就会具备各种分析能力， 明辨是非的能力。 所以我们要勤恳读书，广泛阅读， 古人说“书中自有黄金屋。 ”通过阅读科技书籍，我们能丰富知识， 培养逻辑思维能力； 通过阅读文学作品，我们能提高文学鉴赏水平， 培养文学情趣； 通过阅读报刊，我们能增长见识，扩大自己的知识面。 有许多书籍还能培养我们的道德情操， 给我们巨大的精神力量， 鼓舞我们前进。 优先级的问题:考虑y7和y0同时为1时会出现什么情况 * * Sll(i)为移位操作符，实现左移i位的操作 B = conv_integer(A) --将std_logic_vector的A转换成整数integer的B记得USE IEEE.STD_LOGIC_ARITH.ALL； 可能process用variable较好 * * 1）同步复位：当复位信号有效且在给定的时钟边沿 到来时，触发器才被复位。 同步复位一定在以时钟为敏感信号的进程中定义。 * 2）异步复位：只要复位信号有效，触发器即被复位。 进程的敏感信号表中除时钟信号外，还有复位信号。 锁存器(Latch)是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。锁存，就是把信号暂存以维持某种电平状态。锁存器的最主要作用是缓存，其次完成高速的控制器与慢速的外设的不同步问题，再其次是解决驱动的问题，最后是解决一个 I/O 口既能输出也能输入的问题。锁存器是利用电平控制数据的输入，它包括不带使能控制的锁存器和带使能控制的锁存器。 * 范围为0~1110 * 用同一个clk是否可行？ * 类属 GENERIC 参量是一种端口界面常数,常以一种说明的形式放在实体或块结构体前的说明部分。类属为所说明的环境提供了一种静态信息通道，类属与常数不同，常数只能从设计实体的内部得到赋值且不能再改变，而类属的值可以由设计实体外部提供。因此设计者可以从外面通过类属参量的重新设定而容易地改变一个设计实体或一个元件的内部电路结构和规模。但需注意 VHDL 综合器仅支持数据类型为整数的类属值。 * * * 同步复位D触发器 * 比较：异步置位的锁存器（Latch） * library ieee; use ieee.std_logic_1164.all; entity t_ff is port(t, clk : in std_logic; q : buffer std_logic); end t_ff; architecture rtl of t_ff is begin process(clk) begin if clk’event and clk=‘1’ then if t=‘1’ then q=not q; else q=q; end if; end process; end rtl; t Clk q q 2）T触发器 * library ieee; use ieee.std_logic_1164.all; entity rs_ff is port(r, s, clk : in std_logic; q, qn : buffer std_logic); end rs_ff; architecture rtl of rs_ff is begin process(r, s, clk) begin if clk’event and clk=‘1’ then if s = ‘1’ and r = ‘0’ then q=‘0’; qn=‘1’; elsif s=‘0