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基于FPGA芯片的DCI技术应用研究摘要：随着FPGA芯片越大而且系统时钟越高，PCB板设计以及结构设计变得越难，随着速率的提高，板间的信号完整性变的非常关键，PCB板上若有关键信号，那么需要进行阻抗匹配，从而避免信号的反射和震荡。Xilinx公司提供DCI可以在芯片内部进行阻抗匹配，匹配电阻更加接进芯片，可以减少元器件，节省PDB板面积，并且也更方便走线。　　1? DCI技术概述　　随着FPGA芯片越大而且系统时钟越高，PCB板设计以及结构设计变得越难，随着速率的提高，板间的信号完整性变的非常关键，PCB板上若有关键信号，那么需要进行阻抗匹配，从而避免信号的反射和震荡。XILINX公司提供DCI可以在芯片内部进行阻抗匹配，匹配电阻更加接进芯片，可以减少元器件，节省PDB板面积，并且也更方便走线。　　传统的阻抗匹配是在PCB板上端接一个电阻。理想情况下，源端输出阻抗认为是很小的，而接受端的输入阻抗认为是很大，在实际电路中都可以不去考虑，只考虑PCB上的走线，从接收端看过去PCB特征阻抗应该等于端接电阻，这样电流从源端流向接收端才不会导致反射。　　　　1.1 阻抗匹配原理　　阻抗匹配是指负载阻抗与激励源内部阻抗互相适配，得到最大功率输出的一种工作状态。对于不同特性的电路，匹配条件是不一样的。在纯电阻电路中，当负载电阻等于激励源内阻时，则输出功率为最大，这种工作状态称为匹配，否则称为失配。当激励源内阻抗和负载阻抗含有电抗成份时，为使负载得到最大功率，负载阻抗与内阻必须满足共扼关系，即电阻成份相等，电抗成份只数值相等而符号相反。这种匹配条件称为共扼匹配。　　在高速的设计中，阻抗的匹配与否关系到信号的质量优劣。阻抗匹配的技术可以说是丰富多样，但是在具体的系统中怎样才能比较合理的应用，需要衡量多个方面的因素。例如我们在系统中设计中，很多采用的都是源段的串连匹配。对于什么情况下需要匹配，采用什么方式的匹配，为什么采用这种方式。例如：差分的匹配多数采用并联终端匹配；时钟采用串联源端匹配。　　1.2 串联源端匹配　　串联源端匹配的理论出发点是在信号源端阻抗低于传输线特征阻抗的条件下，在信号的源端和传输线之间串接一个电阻R,使源端的输出阻抗与传输线的特征阻抗相匹配，抑制从负载端反射回来的信号发生再次反射。　　1.2.2 串联终端匹配后的信号传输具有以下特点：　　1、由于串联匹配电阻的作用，驱动信号传播时以其幅度的50%向负载端传播。　　2、信号在负载端的反射系数接近+1,因此反射信号的幅度接近原始信号幅度的50%.　　3、反射信号与源端传播的信号叠加，使负载端接受到的信号与原始信号的幅度近似相同。　　4、负载端反射信号向源端传播，到达源端后被匹配电阻吸收。　　5、反射信号到达源端后，源端驱动电流降为0,直到下一次信号传输。　　相对串联匹配来说，不要求信号驱动器具有很大的电流驱动能力。选择串联源端匹配电阻值的原则很简单，就是要求匹配电阻值与驱动器的输出阻抗之和与传输线的特征阻抗相等。理想的信号驱动器的输出阻抗为零，实际的驱动器总是有比较小的输出阻抗，而且在信号的电平发生变化时，输出阻抗可能不同。比如电源电压为+4.5V的CMOS驱动器，在低电平时典型的输出阻抗为37Ω，在高电平时典型的输出阻抗为45Ω[4];TTL驱动器和CMOS驱动一样，其输出阻抗会随信号的电平大小变化而变化。因此，对TTL或CMOS电路来说，不可能有十分正确的匹配电阻，只能折中考虑。链状拓扑结构的信号网路不适合使用串联终端匹配，所有的负载必须接到传输线的末端。可以看出，有一段时间负载端信号幅度为原始信号幅度的一半。显然这时候信号处在不定逻辑状态，信号的噪声容限很低。　　串联匹配是最常用的终端匹配方法。它的优点是功耗小，不会给驱动器带来额外的直流负载，也不会在信号和地之间引入额外的阻抗；而且只需要一个电阻元件。　　1.3 并联终端匹配　　并联终端匹配的理论出发点是在信号源端阻抗很小的情况下，通过增加并联电阻使负载端输入阻抗与传输线的特征阻抗相匹配，达到消除负载端反射的目的。实现形式分为单电阻和双电阻两种形式。　　1.3.3 并联终端匹配后的信号传输具有以下特点：　　1、驱动信号近似以满幅度沿传输线传播；　　2、所有的反射都被匹配电阻吸收；　　3、负载端接受到的信号幅度与源端发送的信号幅度近似相同。　　在实际的电路系统中，芯片的输入阻抗很高，因此对单电阻形式来说，负载端的并联电阻值必须与传输线的特征阻抗相近或相等。假定传输线的特征阻抗为50Ω，则 R值为50Ω。如果信号的高电平为5V,则信号的静态电流将达到100mA.由于典型的TTL或CMOS电路的驱动能力很小，这种单电阻的并联匹配方式很少出现在这些电路中。　　双电阻形式的并联匹配，也被称作戴维南终端匹配，要求的电流驱动能力比单