計时器的VHDL设计.docVIP

本报告共包含5个VHDL程序的设计： VHDL程序1：计时器. VHDL程序2：序列计数器. VHDL程序3：脉冲宽度处理电路设计. VHDL程序4：01011序列检测器. VHDL程序5：赛跑计时秒表. 一 计时器 设计任务和原理介绍： 假定输入时钟周期为1秒，我们根据这个时钟周期进行计数，设立了3个计数器，分别是秒计数器，分钟计数器，小时计数器。每次输入的时钟上升沿来临，直接驱动秒计数器。如果秒计数器值为59（二进制为111011），则秒计数器恢复为0，否则则秒计数器加1；在此情况下接着查看分钟计数器的值，如果此时分钟计数器值也为59（二进制为111011），则分钟计数器值恢复为0，否则分钟计数器加1；在秒计数器与分钟计数器都为59的情况下，还需查看小时计数器的值，如果此时小时计数器的值为23（二进制10111），则小时计数器的值恢复为0，否则小时计数器的值加1. ２.VHDL源程序： Library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter is port ( reset : in std_logic; clk_sec : in std_logic; seconds