集成電路关键可靠性挑战及分析.docVIP

集成电路关键可靠性挑战及分析 黄 勇，恩云飞 （1．信息产业部电子第五研究所，广东 广州 510610；2.广东工业大学材料学院，广东 广州 510090） 摘要：本文论述了集成电路的关键可靠性挑战：高k栅极电介质和Cu互连/低k介质，它们是COMS器件发展的方向和出路。 关键字：可靠性；高k；Cu互连；低k；失效机理 Critical Reliability Challenges and Analyses for Integrate Circuit HUANG Yong , EN Yun-fei (1.CEPREI, Guangzhou 510610; 2.Guangdong University of Technology, Guangzhou 510090) Abstract: This paper discusses the critical reliability challenges for Integrate Circuit: high-k gate dielectrics and copper/low-k interconnects, which are the approach and route for the development of CMOS. Key words: reliability; high-k; copper interconnects; low-k; failure mechanism 1 引言 随着半导体技术的发展，COMS尺寸将不断按比例缩小，目前，最小特征线宽已达90nm。栅极电介质层厚度越来越薄，金属化布线宽度越来越细，原有的材料和工艺导致器件失效的可能性也急剧增加，这就迫切需要采用新材料和新工艺。新材料和新工艺的出现，给半导体技术带来了空前的可靠性挑战。 栅极电介质层厚度的减小，使很快将达到其物理极限。未来几年内栅极电介质层的等效氧化层厚度（Equivalent Oxide Thickness, EOT）将减小到1nm以下。在这个厚度上，通过的隧穿电流不可忽略，必定会产生绝缘击穿及其可靠性问题。根据 （1） 式中，k为相对介电常数，为真空介电常数，s为金属电极面积，d为电介质层厚度。高k材料既能达到厚度要求，又能减小隧穿电流。高k材料有很多，比如、、、、、等，这些高k材料在材料性能以及电性能方面各不相同，如：介电常数、势垒高度、载流子传输机制等。最近的研究表明，及其硅化物最有希望取代CMOS器件中的成为新的栅极电介质。高k栅极电介质的出现带来了一系列可靠性问题。其中，最主要的是高k栅极电介质的击穿机理。 集成电路制作技术已进入ULSI阶段，金属化布线必须向多层化和微细化发展，为了减小互连引线的延迟时间（RC），根据 （2） 式中，R为引线的电阻，C为互连系统的电容，为互连材料的电阻率，l为连线长度，为引线厚度，为介质层厚度，为介电常数。Cu互连/低k介质将取代Al互连/。Cu互连/低k介质也将带来一系列的可靠性问题。对于铜互连，最重要的可靠性失效机理是电迁移；对于低k介质，主要的可靠性问题是材料性能和TDDB。 2 栅极电介质的击穿机理 击穿包括硬击穿和软击穿。硬击穿就是本征击穿、固有击穿；软击穿为准击穿、预击穿，软击穿的发生并不会导致栅极电介质的完全击穿，但是发生软击穿后，漏电流会显著增大，而器件发生多次软击穿后，将可能引起整个栅极电介质层的击穿，器件失效。 图1所示为栅极电介质的击穿特性，包括软击穿和硬击穿。此图为EOT=1.4nm，栅极电压为-2.8V，栅极电介质面积为的经时介质击穿（Time Dependent Dielectric Breakdown, TDDB）图。电流密度随时间的延长而变化。根据变化的原因，失效机理可分为三个部分：电荷陷阱、软击穿和硬击穿。与类似，高k材料与衬底的界面和高k材料本身都存在电荷陷阱等缺陷，这是这是材料本身以及制作工艺的缺陷，这些电荷陷阱会形成微弱的扩散流。软击穿可以认为是这种扩散流和隧穿电流的共同作用所致。软击穿区域的电流波动是由于电荷的俘获-解俘获所致。硬击穿即固有击穿，它主要与材料本身性质、栅极电介质厚度和面积有关。 图1 栅极电介质的击穿特性（EOT=1.4nm） 为了更好的理解击穿失效机理，通常建立其统计模型。栅极电介质的统计分布通常用威布尔分布 （3） 其中，为形状参数，为尺度参数。值决定了威布尔分布函数曲线的形状，而曲线的不同形状反映出失效分布类型不同，对应于不同的失效物理机理。是评估栅极电介质可靠性的重要参数。 图2 软、硬击穿的威布尔分布比较 图2所示为软、硬击穿的威布尔分布，此图中EOT=1.4nm，栅极电介质