[EDA实验七八实验报告1.docVIP

实验七 序列检测器的VHDL设计 (1)实验目的：用状态机实现序列检测器的设计，了解一般状态机的设计与应用。 (2)实验原理：序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串 行二进制码后，如果这组码与检测器中预先设置的码相同，则输出 1，否则输出 0。由于这种检测的关键在于正确码的收 到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。书上P168例5-11 描述的电路完成对序列数的检测，当这一串序列数高位在前(左移)串行进入检测器后，若此数与预置的密码数相同，则输出”A”,否则仍然输出”B”。 (3)实验内容 1：用VHDL状态机设计一个8位序列信号检测器。 实验程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SCHK IS PORT (DIN,CLK,CLR: IN STD_LOGIC; AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ENTITY SCHK; ARCH