[实验三序列信号检测器的设计.docxVIP

实验三 序列信号检测器的设计一、实验目的：1、理解序列信号检测器的工作原理；2、掌握原理图和文本输入的混合设计输入方法；3、理解状态划分；4、掌握状态机程序的编写方法； 二、实验原理：序列检测器是时序数字电路中非常常见的设计之一。它的主要功能是:将一个指定的序列从数字码流中识别出来。接下来的设计就是针对“011”这个序列的检测器。设input为数字码流输入，output为检出标记输出，高电平表示“发现指定序列”,低电平表示“没有发现指定的序列”。设输入的码流为“001101101111011111...”,在时钟2～4中,码流input里出现指定序列“011”,对应输出output在第4个时钟变为高电平“1”,表示发现指定011”，以此类推。 序列发生器模块采用的是M（n=4）序列发生器，详细可以参考《EDA技术与应用》一书的4.4团队协作及逻辑锁定。三、实验内容（1）最终的顶层设计原理图如下：左侧的四个D触发器组成的电路为M序列信号发生器模块，它可以产生15位随机的二进制码流。发生器产生的二进制码流每隔15个时钟周期重复出现一次。详细的可以在最终的时序仿真图中看出来。 右侧的get_str模块为检测模块，给予状态机的结构编写的，具体如下：libraryieee;use ieee.std_logic_1164.all;entityget_ser isport(clk : instd_logic;input : instd_logic;reset : instd_logic;serout : out std_logic_vector(1 downto 0);output : outstd_logic);end entity;architecturertl of get_ser is-- Build an enumerated type for the state machinetypestate_type is (s0, s1, s2, s3);-- Register to hold the current statesignal state : state_type; beginserout = (0input); -- Logic to advance to the next stateprocess (clk, reset)beginif reset = 1 thenstate = s0;elsif (rising_edge(clk)) thencase state iswhen s0=if input = 0 thenstate = s1;elsestate = s0;end if;when s1=if input = 1 thenstate = s2;elsestate = s1;end if;when s2=if input = 1 thenstate = s3;elsestate = s1;end if;when s3 =if input = 1 thenstate = s0;elsestate = s1;end if;end case;end if;end process;-- Output depends solely on the current stateprocess (state)begincase state iswhen s0 =output = 0;when s1 =output = 0;when s2 =output = 0;when s3 =output = 1;end case;end process;endrtl;（2）理解状态机请根据上图对照get_str程序理解检测“011”序列的基本编程思路。图中的s0为复位状态，s1为检测到首个‘0’状态，s2为检测到“01”状态，s3为检测到一个“011”序列的状态。（3） 完成（1）所示的顶层原理图并进行全编译。最终的设计使用的资源为：最大运行频率为：（4） 设计testbench文件并进行时序仿真。Testbench文件如下：LIBRARY altera ; LIBRARY cycloneiii ; LIBRARY ieee ; USE altera.altera_primitives_components.all ; USE cycloneiii.cycloneiii_components.all ; USE ieee.std_logic_1164.all ; ENTITY ste_tb IS END ; ARCHITECTURE ste_tb_arch OF ste_tb IS SIGNAL output : STD_LOGIC ; SIGNAL clk : STD_LOGIC