控制器元件设计.docVIP

青岛理工大学 实 验 报 告 实验课程： 计算机组成原理I 实验日期： 2013 年 11月3日， 交报告日期：2013 年11月22 日，成绩： 实验地点：现代教育技术中心101（计算机实验室） 计算机工程 学院，计算机科学与技术 专业， 班级：计算112 实验指导教师： 刘淑霞 批阅教师： 同组学生 姓名 任师锋 秦世帅 学号 201107063 201107061 一、实验课题： (1)主要元件设计 1．程序计数器 功能要求：8位二进制计数器，同步并行置数，同步复位（清零），三态输出。 提示：注意程序计数器的“自动加一”功能。 2．数据寄存器 功能要求：8位，同步并行置数，双向三态输出。 3．地址寄存器 功能要求：8位，同步并行置数，三态输出。 4．指令寄存器 功能要求：8位，同步并行置数。 5．指令译码器 功能要求：3-8译码器。 (2)仿真 设计仿真波形数据，要考虑到所有可能的情况。在实验报告中必须清楚说明仿真波形数据是怎样设计的。 二、逻辑设计： 1、程序计数器的设计 8位程序计数器系统框图 端口说明： et：控制程序计数器自动加一的控制端 ld：预置数控制端 r：同步清零端 clk：时钟信号 z：三态控制端口 c：进位输出端口 q：输出端口 d：预置数端口。 2、数据寄存器的设计： 8位数据寄存器系统框图 端口说明： clk：时钟信号 zd,zq：三态控制端口，其中zd控制d端的三态输出，zq控制q端的三态输出 loadd，loadq：同步置数端口，loadd控制d端的同步输入，loadq控制q端的同步输入 d,q：双向三态输入输出 3、地址寄存器设计： 8位地址寄存器系统框图 端口说明： clk：时钟信号 load：同步置数端口 z：控制三态输出 d：输入端口 q：输入端口 4、指令寄存器的设计： 8位指令寄存器系统框图 端口说明： clk：时钟信号 load：同步置数端口 d：输入端口 q：输入端口 5、指令译码器的设计： 指令译码器系统框图 端口说明： A：指令码输入端，高电平有效 Y：指令码译码后的输出端。低电平有效。 三、VHDL程序 8位程序计数器： --eight_count library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; entity eight_count is port ( --et控制自动加1的端口 --clk时钟信号 --c进位输出 --z三态们 z=1 --ld预制数控制端 ld=0 --r同步清零端 r=0有效 et,clk,z,ld,r :in std_logic; c : out std_logic; d : in unsigned(7 downto 0); q : out unsigned(7 downto 0) ); end eight_count; architecture behave of eight_count is signal iq : unsigned(7 downto 0); begin process (clk,et,z,ld,r) begin if rising_edge(clk) then if r = 0 then--同步清零 iq=(others=0); elsif ld = 0 then iq=d;--预制数 elsif et = 1 then iq=iq+1;--计数 end if; end if; if iq = 255 then c =1;--计数到255，产生进位 else c=0; end if; q=iq; if z = 1 then --三态们关闭 c=Z; q=(others=Z); end if; end process; end behave; 8位数据寄存器： --data register library ieee; use ieee.std_logic_1164.all; entity data_register is port ( --clk时钟信号 --zq控制q端口的三态 --zd控制d端口的三态 --load1,load2同步并