三位二进制同加法计数器的设计.docVIP

下载本文档

47
0
约2.86万字
约 16页
2017-01-24 发布于河南
举报
版权申诉

三位二进制同加法计数器的设计.doc

1、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。。
2、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
7、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

三位二进制同加法计数器的设计

1 三位二进制同步加法计数器的设计（000，111） 1.1课程设计的目的： 1、了解同步加法计数器工作原理和逻辑功能。 2、掌握计数器电路的分析，设计方法及应用。 3、学会正确使用JK触发器。 1.2设计的总体框图： CP3位二进制同步加法计数器C 3位二进制同步加法计数器输入计数脉冲送给高位的进位信号图1.1六进制加法器 1.3设计过程： 1 状态图： /0001 /0 001 01010 011110 100001 101 110 /0 /0 /0 /0 /1 图1.2六进制加法状态图 2 时序图： CP: Q2: Q1: Q0: Y: 图1.3六进制加法的波形图 3选择的触发器名称: 选用三个CP下降沿触发的边沿JK触发器74LS112 输出方程: Qn1Q0n Q2n 00 01 11 10 0 X 0 0 0 1 0 0 X 1 图1.4输出Y的卡诺图 Y=Q2nQ1n 4状态方程： Qn1Q0n Q2n 00 01 11 10 0 XXX 010 100 011 1 101 110 XXX 001 图1.5六进制同步加法计数器的次态卡诺图 5各个触发器次态的卡诺图 Q1 n Q0n Q2n 00 01 11 10 0 X 0 1 0 1 1 1 X 0 图1.6Q2n+1的卡诺图 Q1nQ0n Q2n 00 01 11 10 0 X 1 0 1 1 0 1 X 0 图1.7 Q1n+1的卡诺图 Q1nQ0n Q2n 00 01 11 10 0 X 0 0 1 1 1 0 X 1 图1.8Q0n+1的卡诺图 6由卡诺图得出状态方程为： Q2n+1=Q1n Q2n + Q1n Q0n Q2n Q1n+1=Q0n Q1n + Q2n Q0n Q1n Q0n+1=Q0n 驱动方程： = Q1n Q0n = Q0n =1 = Q1n = Q2n Q 0n =1 7.检查能否自启动： /0 /1 111 000 001 (有效状态) 图1.8检测能否自启动 1.4设计的逻辑电路图：图1.9六进制加法计数器的电路图设计的电路原理图：图1.10六进制加法计数器的原理图 1.6实验仪器：数字原理实验系统一台集成电路芯片：74LS08一片 74LS00一片 74LS112三片 1.7实验结论：经过实验可知，满足时序图的变化，且可以进行自启动。实验过程中很顺利，没有出现问题。 2 串行序列信号检测器的设计（检测序列0111） 2.1课程设计的目的： 1、了解串行序列信号检测器的工作原理和逻辑功能 2、掌握串行序列信号检测器电路的分析，设计方法及应用。 3、学会正确使用JK触发器。 2.2设计的总体框图：串行序列信号检测器串行序列信号检测器 CP Y 输入脉冲串行序列输出图2.1信号检测器 2.3设计过程： 1原始状图： 0/0 0/0 1/0 1/0 0/01/01/11/0 0/0 1/0 1/1 1/0 0/0S0 S1 S3 S4 0/0 0/0 0/0 0/0 0/0 1/0 1/0 图2.2信号检测器的原始状态图 2最简状态图：（根据表1-1合并等价状态）： 0/0 0/0 0/0 0/01/01/01/0 0/0 1/0 1/0 1/0 S0 S1