EDA综合设计计时秒表VHDL语言.docVIP

专业方向 综合设计报告 学 号 1005010213 专业年级 2010级 专业方向 可编程逻辑系统开发 学生姓名 吕鑫睿 指导教师 何志敏 设计题目 计时秒表 西南石油大学计算机科学学院 2013年 6 月 一、课题目的和意义 （1）设计背景： 当今社会，数字电路产品的应用在我们的实际生活中显得越来越重要，与我们的生活联系愈加紧密，例如计算机、仪表、电子钟等等，使我们的生活工作较以前的方式更加方便、完善，带来了很多的益处。近几年EDA技术发展十分迅速，在未来的三至五年EDA技术会像单片机一样成为社会的主流。EDA技术，就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术。应用VHDL语言设计数字系统，很多设计工作可以在计算机上完成，从而缩短了数字系统的开发时间。 （2）设计目的和意义： 计时秒表是体育比赛中必备的器材，在日常生活中也有很广泛的应用。本次课程综合设计是用VHDL语言描述秒表的原理，用Quartus II软件经过编译无误后下载至实验箱上以模拟秒表最基本的功能。通过这次课程实践，可以加深对EDA课程的理解，同时增强自己的设计与实践能力。既是对本门课程的总结与运用，又可以为今后的课程和实际工作打基础。 （3）设计内容： 本次EDA课程综合设计，我的课题是数字秒表，秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、分频器和显示译码器等组成。 二、总体设计 （1）总体方案设计（功能描述）： 数字秒表的计时范围是0秒到59分59.59秒，显示的最长时间为59分59。数字秒表的计时精度是10ms, 所以计数器可以由四个十进制计数器和两个六进制计数器构成，其中毫秒位，十秒位，秒位和分为采用十进制计数器，十秒位和十分位采用六进制计数器，6个计数器的输出全都为BCD码输出，这样便于同译码器连接。整个秒表需要获得一个精确的100HZ计时脉冲，还需有一个启动信号和一个复位信号，复位开关可以在任何情况下使用，即便在计时过程中，只要按一下复位开关，计时器就清零，并做好下次计时的准备。按一下开始/停止开关，启动计时器开始计时，再按一下开始/停止开关则停止计时。 秒表基本原理及设计方法： （1）秒表的基本结构：该秒表有3个输入端，分别为时钟输入、复位输入和开始/停止。 （2）复位信号低电平有效，可以对整个系统异步清0；当启动/暂停为低电平时秒表开始计时，为高电平时暂停，变低后在原来的数值基础上再计数。 （3）百分秒、秒和分钟信号用七段数码管显示。 （4）“毫秒计数器”采用100进制计数器，每累计1000毫秒（1秒）产生一个“秒脉冲”信号，该信号将作为“秒计数器”的时钟脉冲。“秒计数器”采用60进制计数器，每累计60秒，发出一个“分脉冲”信号，该信号将被送到“分计数器”。“分计数器”采用60进制计时器，可实现对60分钟的累计。 （2）系统总体框图： （3）模块描述： 秒表的设计共化分为4个模块：分频器、六进制计数器、十进制计数器、译码器。下面具体分析各个模块的原理、内容和功能。 1.分频器 能够实现对50MHz 的clk时钟信号进行分频，从而得到0.01秒的计数脉冲信号即100Hz的脉冲信号。 2.六计数器 能够实现6进制循环计数，功能是秒到分和分到时的进制计数。 3.十进制计数器 能够实现10进制循环计数，实现0.01秒到0.1秒、0.1秒到1秒、1秒到10秒、一分到10分的进制计数。 4.译码器 能够实现六路计数的循环选通即数码管将显示的数被循环选通，每一路对应一个数码管，将每路信号计数输出转换为数码管的段码。 三、详细设计 （1）六进制计数器 3.1.1原理图 端口说明： 输入：clk为时钟脉冲信号；rst为复位端；start为开始/停止端； 输出：d[3..0]为选择端；cout向下一个计数器输入时钟信号； 3.1.2关键代码段及其描述 3.1.3仿真 每隔5个时钟信号记一次，当clr为高电平时重新开始计数。 （2）十进制计数器 3.2.1原理图 端口说明： 输入：clk为时钟脉冲信号；rst为复位端；start为开始/停止端； 输出：d[3..0]为选择端；cout向下一个计数器输入时钟信号； 3.2.2关键代码段及其描述 3.2.3仿真 每隔9个时钟信号记一次，当clr为高电平时重新开始计