EDA verilog程序设计语言数据类型综述.docxVIP

程序设计语言数据类型综述学院：电信分院专业：10通信1班姓名：学号：20100210420110目录一、概述31、线网类型（net）：32、寄存器类型(register)：43、net、register和parameter的声明4①net声明4②register声明5③parameter声明5二、主要数据类型详细介绍51、Wire型52、reg73、reg和wire的区别8三、选择正确的数据类型10举例11四、Verilog语言相关介绍12一、概述Verilog数据类型分为两大类：线网类型和寄存器类型。线网类型主要表示Verilog中结构化元件之间的物理连线，其数值由驱动元件决定。如果没有驱动元件接到线网上，则其默认值为高阻z。寄存器类型主要表示数据的存储单元，其默认值为不定x。二者最大的区别在于：寄存器类型数据保持最后一次的赋值，而线网类型数据则需要持续的驱动。另外，还有一类参数，主要是运行时的常数。1、线网类型（net）：wire：标准连线（默认为该类型）；tri：具备高阻状态的标准连线；wor：线或类型驱动；trior：三态线或特性的连线；wand：线与类型驱动；triand：三态线与特性的连线；trireg：具有电荷保持特性的连线；tri1：上拉电阻（pullup）；tri0：下拉电阻（pulldown）；supply0：地线，逻辑0；supply1：电源线，逻辑1。注意，其中只有wire、tri、supply0和supply1是可综合的，其余都是不可综合的，只能用于仿真。Verilog HDL程序模块中输入、输出信号类型默认为wire型。线网数据类型的通用说明语法为：net_kind [msb:lsb] net1,net2,…；线网类型变量的赋值（也就是驱动）只能通过数据流assign操作来完成，不能用于always语句中。2、寄存器类型(register)：reg：常用的寄存器型变量，用于行为描述中对寄存器类的说明，由过程赋值语句赋值；integer：32位带符号整型变量；time：64位无符号时间变量；real：64位浮点、双精度、带符号实型变量；realtime：其特征和real型一致；reg的扩展类型--memory类型。3、net、register和parameter的声明①net声明net_type [range] [delay] net_name[, net_name]; net_type： net类型 range: 矢量范围，以[MSB：LSB]格式 delay： 定义与net相关的延时 net_name: net名称，一次可定义多个net, 用逗号分开。举例： wand w; // 一个标量wand类型net tri [15: 0] bus; // 16位三态总线 wire [0: 31] w1, w2; // 两个32位wire，MSB为bit0 ②register声明 reg_type [range] reg_name[, reg_name]; reg_type：寄存器类型 range： 矢量范围，[MSB：LSB]格式。只对reg类型有效 reg_name ：register名称，一次可定义多个register，逗号分开 举例： reg a; //一个标量register reg [3: 0] v; // 从MSB到LSB的4位寄存器向量 reg [7: 0] m, n; // 两个8位register ③parameter声明用参数声明一个可变常量，常用于定义延时及宽度等参数。 参数定义：parameter list_of_assignment; 可一次定义多个参数，用逗号隔开。 参数的定义是局部的，只在当前模块中有效。参数定义可使用以前定义的整数和实数参数二、主要数据类型详细介绍1、Wire型 wire属于net型数据类型，相当于硬件电路中的各种物理连接，其特点是输出值紧跟输入值的变化而变化，verilog里一般不声明输出类型的话 默认是wire型的。例如，wire cout=cin; //只要cin变化，cout就变化reg属于variable型数据类型，必须放在过程语句中，通过过程赋值语句赋值；在过程块内被赋值的信号也必须定义成variable型。也就是说，要在always和initial中赋值的变量必须定义为variable型。有几种情况变量需要定义成wire。第一。assign 语句例如：reg a,b;wire and_result;...assign and_result =ab;第二。元件例化时候的输出必须用wire例如：wire dout;ram u_ram(....out(dout)...);2、regreg型寄存器是数据储存单元的抽象。寄存器数据类型的关键字是reg.